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參數(shù)資料
| 型號(hào)： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 44/250頁 |
| 文件大小： | 916K |
| 代理商： | POWERPC 601 |
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2-8
PowerPC Microprocessor Family: The Bus Interface for 32-Bit Microprocessors
2.3.7 Address Parity Error (APE)—Output
Following are state and timing descriptions for the address parity error (APE) output signal.
Note that APE is an open-drain type output and requires an external pull-up resistor to
assure proper deassertion.
State Meaning
Asserted—The processor detected incorrect address bus parity on a
snoop for a transaction type it recognizes and can respond to, such as
the first address beat of a direct-store operation. The 603 does not
assert APE if address parity checking is disabled.
Negated—The processor did not detect even address bus parity.
Timing Comments
Assertion—Occurs the second bus clock cycle after TS or XATS is
asserted.
High Impedance—Occurs the third bus clock cycle after TS or
XATS is asserted.
2.4 Address Transfer Attribute Signals
The transfer attribute signals further characterize the transfer—indicating such things as the
transfer size, whether it is a read or write, and whether it is a burst or single-beat transfer.
For a detailed description of how these signals interact, see Section 3.2.2, “Address
Transfer.” Some signals that function one way for memory operations may work differently
for direct-store accesses; see Chapter 7, “Direct-Store Interface.”
2.4.1 Transfer Type (TT[0–4])—Output
Following are state and timing descriptions for the transfer type signals (TT[0–4]) as output
signals.
State Meaning
Asserted/Negated—Table 2-1 defines the transactions identified by
the TT[0–4] signals. The table gives the type of transaction the type
of data transferred, the source or cause of the transfer, and the
processors that support these transaction types as master or when
snooping. Some codes in this table are reserved. Notice that the
encoding has been chosen to simplify decoding. For example, TT1 is
generally zero for writes and one for reads or TT3 is generally zero
for an address-only operation.
For a full description of coherency actions, see Appendix E,
“Coherency Action Tables.”
For direct-store operations, these signals are part of the extended
address transfer code (XATC) along with TSIZ
n
and TBST:
XATC(0–7) = TT(0–3)||TBST||TSIZ(0–2).
TT4 is driven negated as an output on the 601.
Timing Comments
Assertion/Negation/High Impedance—The same as A[0–31].
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