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參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 141/250頁 |
| 文件大?。?/td> | 916K |
| 代理商： | POWERPC 601 |
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Chapter 5. System Status Signals
5-15
Note that the processor recognizes the interrupt condition (INT asserted) only if MSR[EE]
is set. To guarantee that the external interrupt is taken, INT must remain asserted until the
processor takes the interrupt; otherwise, the processor is not guaranteed to take an external
interrupt.
After the INT is detected asserted, the processor stops dispatching instructions and waits
for executing instructions to complete. Therefore, exceptions caused by instructions in
progress are taken before the external interrupt exception is taken. After all instructions
complete, the processor takes the external interrupt exception.
The interrupt handler must send a command to the device that asserted INT, acknowledging
the interrupt and instructing the device to negate INT.
When an external interrupt exception is taken, instruction execution resumes at offset
0x00500 from the physical base address indicated by MSR[IP].
5.4.1 External Interrupt—PowerPC 601 Processor
In early versions of the 601 (processor revision level 0x0000), the external interrupt is a
level-sensitive signal and should be held active until reset by the interrupt service routine.
Phantom interrupts due to phenomena such as crosstalk and bus noise should be avoided.
Table 5-9. External Interrupt—Register Settings
Register
Setting Description
SRR0
Set to the effective address of the instruction that the processor would have attempted to execute next
if no interrupt conditions were present. On the 603, note that in the rare case when the next instruction
is not in the completion queue, the 603 searches elsewhere to provide the appropriate restart
instruction address to SRR0.
SRR1
0
1–4
5–9
10–15
16–31
Note that depending on the implementation, reserved bits in the MSR may not be copied to SRR1.
Loaded with equivalent bits from the MSR (cleared in the 601 and 603)
Cleared
Loaded with equivalent bits from the MSR (cleared in the 601 and 603)
Cleared
Loaded with equivalent bits from the MSR
MSR
POW
1
TGPR
2
0
ILE
EE
0
—
0
PR
FP
ME
FE0
0
0
—
0
SE
BE
FE1
IP
3
0
0
0
—
IR
4
DR
5
0
RI
1
LE
6
0
0
Set to value of ILE
1
Not implemented on the 601
2
603e only
3
Identified as EP on the 601
4
Identified as IT on the 601
5
Identified as DT on the 601
6
Not implemented on the 601. Control of little-endian mode on the 601 is provided by HID0[28], the LM bit.
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