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參數資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數： | 54/250頁 |
| 文件大?。?/td> | 916K |
| 代理商： | POWERPC 601 |
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2-18
PowerPC Microprocessor Family: The Bus Interface for 32-Bit Microprocessors
Timing Comments
Assertion—Can occur as soon as the bus clock cycle after TS or
XATS is asserted, but can be delayed to extend address access time,
for example, to support slow snooping devices.
Negation—Must occur one bus clock cycle after assertion of AACK.
2.5.2 Address Retry (ARTRY)—Output
Following are state and timing descriptions for address retry (ARTRY) as an output signal.
State Meaning
Asserted—The master detects a condition in which a snooped
address tenure must be retried. If the processor must update memory
as a result of the snoop that caused the retry, the processor asserts BR
during that snoop window, which is defined as the second cycle after
AACK if ARTRY was asserted the cycle after AACK.
Also invalidates data in some cases; see Section 3.3.1.1, “Effect of
ARTRY Assertion on Data Transfer and Arbitration on the PowerPC
604 Processor.”
High Impedance—The master does not need the snooped address
tenure to be retried.
Assertion—Asserted the second bus cycle after the assertion of TS if
a retry is required. Thus, when a retry is required, there is only one
empty cycle between the assertions of TS and ARTRY.
Because ARTRY can be simultaneously driven by multiple devices,
it is driven negated in the following ways:
601—Occurs the second bus cycle after the assertion of AACK.
Since ARTRY may be simultaneously driven by multiple devices, it
negates in a unique fashion. First the buffer goes to high impedance
for one bus cycle, then it is driven high for one 2XPCLK cycle before
returning to high impedance. This method of negation may be
disabled by setting HID0[29].
603—Occurs the second bus cycle after the assertion of AACK.
Since ARTRY may be simultaneously driven by multiple devices, it
negates in a unique fashion. First the buffer goes to high impedance
for a minimum of one-half processor cycle (dependent on the clock
mode), then it is driven negated for one bus cycle before returning to
high impedance. This method of negation can be disabled by setting
HID0[7].
604—ARTRY becomes high impedance for at least one-half bus
cycle, then is driven high for approximately one bus cycle. ARTRY
is then guaranteed by design to become high impedance at the latest
by the start of third cycle after AACK. This method of negation can
be disabled by setting HID0[7].
Timing Comments
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