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參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 155/250頁 |
| 文件大?。?/td> | 916K |
| 代理商： | POWERPC 601 |
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Chapter 7. Direct-Store Interface
7-5
The address bits are described in Table 7-2.
The second beat of the address bus is reserved; the XATC and address buses should be
driven to zero to preserve compatibility with future protocol enhancements.
The following sequence occurs when a processor detects an error bit set on an I/O reply:
1. The processor completes the instruction that initiated the access.
2. If the instruction is a load, the data is forwarded onto the register file(s)/sequencer.
3. A direct-store error exception is generated, which transfers processor control to the
direct-store error exception handler to recover from the error.
If the error bit is not set, the instruction that caused the access completes and instruction
execution resumes. System designers should note the following:
On the 601 and 603, reply operations that match the processor tag but arrive
unexpectedly cause a checkstop condition. The 604 ignores these operations.
External logic must assert AACK input for the processor, even though it is the
receiver of the reply operation.
The processor monitors address parity when enabled by software and XATS and
reply operations (load or store).
Table 7-2. Address Bits for I/O Reply Operations
Bits
Description
0–1
Reserved. These bits should be cleared for compatibility with future PowerPC microprocessors.
2
Error bit. It is set if the BUC records an error in the access.
3–11
BUID. Sender tag of a reply operation. Corresponds with bits 3–11 of one of the segment registers.
12–27
Address bits 12–27 are BUC-specific and are ignored by the processor.
28–31
PID (receiver tag). The processor effectively snoops operations on the bus and, on reply operations,
compares this field to PID[28–31] (601 and 604) to determine if it should recognize this I/O reply.
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