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參數(shù)資料
| 型號(hào)： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 156/250頁 |
| 文件大?。?/td> | 916K |
| 代理商： | POWERPC 601 |
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7-6
PowerPC Microprocessor Family: The Bus Interface for 32-Bit microprocessors
7.2 Direct-Store Operations
Table 7-3 lists the type of bus operations supported by the direct-store interface.
Table 7-3 shows the seven direct-store operations defined by the 60x. A single load or store
instruction to a direct-store segment generates one or more direct-store operations (two or
more direct-store operations for loads) from the 60x and one reply operation from the
addressed device. For the first address beat, the XATC contains the direct-store transfer
code shown in Table 7-4. The XATC is formed as follows:
XATC = TT0–TT3 || TBST || TSIZ0–TSIZ2
TT4 is not used. Definitions for these signals are irrelevant to direct-store transfers.
Table 7-3. Direct-Store Bus Operations
Operation
Type
Direction
Load request
Address only
60x --> I/O
Load immediate
Address/data
60x --> I/O
Load last
Address/data
60x --> I/O
Store immediate
Address/data
60x --> I/O
Store last
Address/data
60x --> I/O
Load reply
Address only
I/O --> 60x
Store reply
Address only
I/O --> 60x
Table 7-4. Extended Address Transfer Code Definitions
Operation
TT[0–3]
TBST
TSIZ[0–2]
Load request
0 1 0 0
0
0 0 0
Load immediate
0 1 0 1
0
0 0 0
Load last
0 1 1 1
0
0 0 0
Store immediate
0 0 0 1
0
0 0 0
Store last
0 0 1 1
0
0 0 0
Load reply
1 1 0 0
0
0 0 0
Store reply
1 0 0 0
0
0 0 0
Note
: The values in the TBST column are the logical values seen on the signal.
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