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參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 38/250頁 |
| 文件大?。?/td> | 916K |
| 代理商： | POWERPC 601 |
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2-2
PowerPC Microprocessor Family: The Bus Interface for 32-Bit Microprocessors
2.1 Address Bus Arbitration Signals
To access the address bus, a device must request and gain bus mastership. Bus arbitration
signals are a collection of input and output signals bus devices use to request the address
bus, recognize when the request is granted, and indicate to other devices when mastership
is granted. For detailed descriptions and timing diagrams that show how these signals
interact, see Section 3.2.1, “Address Bus Arbitration.”
2.1.1 Bus Request (BR)—Output
Following are state and timing descriptions for the bus request (BR) as an output signal.
State Meaning
Asserted—A device is requesting address bus mastership. BR can be
asserted for one or more cycles and then deasserted due to an internal
cancellation of the bus request (for example, due to the loss of a
memory reservation).
Negated—No device is requesting the address bus. The device may
have no bus operation pending, it may be parked, or the ARTRY
input was asserted on the previous bus clock cycle.
Timing Comments
Assertion—A bus transaction is needed and the device does not have
a qualified bus grant. This may occur even if the maximum (two for
the 601and 603, three for the 604) possible pipeline accesses have
occurred. For the 603, BR is asserted for one cycle during execution
of a
dcbz
or of a load instruction that hits in the touch load buffer.
Negation—Occurs for at least one bus clock cycle after an accepted,
qualified bus grant (see BG and ABB), even if another transaction is
pending. It is also negated for at least one cycle after the assertion of
ARTRY, unless that processor caused the assertion of ARTRY to
perform a cache block push for that snoop operation.
2.1.2 Bus Grant (BG)—Input
Following are state and timing descriptions for the bus grant (BG) as an input signal.
State Meaning
Asserted—The device may, with the proper qualification, assume
mastership of the address bus. A qualified bus grant occurs in a given
cycle when the following conditions are met:
BG is asserted.
No address cycle is in progress (as marked by ABB or the TS-
through-AACK interval).
ARTRY is negated and was negated on the previous cycle (not
considered on 601).
The assertion of BR is not required for the qualified bus grant (for
example, the parked case).
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