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參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 152/250頁 |
| 文件大?。?/td> | 916K |
| 代理商： | POWERPC 601 |
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7-2
PowerPC Microprocessor Family: The Bus Interface for 32-Bit microprocessors
Direct-store transactions are like memory-mapped accesses, as shown in Figure 7-1. They
use most of the same signals. They use separate arbitration for the split address and data
buses, and also define address-only and single-beat transactions. The address retry vehicle
is identical, although there is no hardware coherency support.
A given 60x processor processes one direct-store transaction at a time, but may perform
other bus transactions for the duration of the transfer. A direct-store cycle does not inhibit
other bus traffic within its envelope.
In addition to the extensions noted above, there are fundamental differences between the
basic transfer protocol and the extensions. For example, use of DRTRY is undefined. Also,
only four bytes of the eight-byte data path are available (transmitted on DH[0–31]. This
facilitates lower pin-count direct-store interfaces but also offer substantially less bandwidth
than memory accesses. Additionally, load/store instructions to direct-store addresses
cannot retire until an error-free reply is received, which likely further degrades
performance, compared to access to normal segments.
Figure 7-1. Direct-Store Interface Protocol Tenures
The 601 supports an additional mode, memory-forced direct-store mode, that is not defined
by the PowerPC architecture and dependent on the value of BUID. This is described in
Section 7.6, “Memory-Forced Direct-Store Interface (PowerPC 601 Processor Only).”
7.1 Direct-Store Transaction Protocol Details
As mentioned previously, there are two address-bus beats corresponding to two packets of
information about the address. The two packets contain the sender and receiver tags, the
address and extended address bits, and extra control and status bits. The two beats of the
address bus (plus attributes) are shown at the top of Figure 7-2 as two packets. Packet 0 is
then expanded to reflect the XATC and address bus information in detail.
ARBITRATION
TRANSFER
TERMINATION
ADDRESS TENURE
DATA TENURE
INDEPENDENT ADDRESS AND DATA
ARBITRATION
TRANSFER
TERMINATION
I/O RESPONSE
ARBITRATION
TRANSFER
TERMINATION
NO DATA TENURE FOR I/O RESPONSE
(I/O responses are address-only)
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