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參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 132/250頁 |
| 文件大小： | 916K |
| 代理商： | POWERPC 601 |
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5-6
PowerPC Microprocessor Family: The Bus Interface for 32-Bit Microprocessors
Table 5-5 shows how the machine state is saved and the MSR settings after the system reset
exception is invoked.
When a system reset exception is taken, instruction execution continues at offset 0x00100
from the physical base address indicated by MSR[IP].
If the exception is recoverable, the value of the MSR[RI] bit is copied to the corresponding
SRR1 bit. The exception functions as a context synchronizing operation. The exception is
not recoverable if a reset exception causes the loss of any of the following:
An asynchronous precise exception (interrupt, system management, or decrementer)
Direct-store error type DSI
Floating-point enabled type program exception
If the SRR1 bit corresponding to MSR[RI] is cleared, the exception is context
synchronizing only with respect to subsequent instructions. Note that each implementation
provides a means for software to distinguish between power-on reset and other types of
system resets (such as soft reset).
5.2.2.2 Soft Reset on the PowerPC 601 Microprocessor
Because the 601 does not implement the MSR[RI] bit, it does not support restarting the
interrupted process; however, to perform diagnostic operations it attempts to save the
processor state.
Table 5-5. System Reset Exception—Register Settings
Register
Setting Description
SRR0
Set to the effective address of the instruction that the processor would have attempted to execute next if
no exception conditions were present.
SRR1
0
1–4
5–9
10–15
16–29
30
Loaded with equivalent bits from the MSR (cleared in the 601)
Cleared
Loaded with equivalent bits from the MSR (cleared in the 601)
Cleared
Loaded with equivalent bits from the MSR
Loaded from the equivalent MSR bit, MSR[RI]
1
, if the exception is recoverable;
otherwise cleared.
Loaded with equivalent bit from the MSR
Note that depending on the implementation, reserved bits in the MSR may not be copied to SRR1.
If the processor state is corrupted to the extent that execution cannot resume reliably, the bit
corresponding to MSR[RI]
, (SRR1[30]), is cleared.
31
MSR
POW
1
TGPR
2
0
ILE
1
EE
0
—
0
PR
FP
ME
FE0
0
0
—
0
SE
BE
FE1
IP
3
0
0
0
—
IR
4
DR
5
0
RI
1
LE
6
0
0
Set to value of ILE
1
Not implemented on the 601
2
603e only
3
Identified as EP on the 601
4
Identified as IT on the 601
5
Identified as DT on the 601
6
Not implemented on the 601. Control of little-endian mode on the 601 is provided by HID0[28], the LM bit.
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