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參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 51/250頁 |
| 文件大小： | 916K |
| 代理商： | POWERPC 601 |
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Chapter 2. Signal Descriptions
2-15
2.4.8 Cache Inhibit (CI)—Output
Following are state and timing descriptions for the cache inhibit (CI) output signal.
State Meaning
Asserted—Generally indicates that a single-beat transfer will not be
cached, reflecting the setting of the I bit for the block or page that
contains the address of the current transaction.
Negated—Generally indicates that a burst transfer will allocate a
data cache block. Set negated for castouts and pushes.
Section 4.8, “External WIM Bit Settings,” describes exceptions to
the above.
Timing Comments
Assertion/Negation/High Impedance—The same as A[0–31].
Read
7
W
8
0x0
Never
No
Don’t care E, S
Data read, no castout required—The cache state is
S if SHD was asserted to the processor for a read or
read-atomic transaction. If SHD was not asserted or
if the transaction was an RWITM or RWITM-atomic
transaction, the cache state is E.
W
0x1
E, S
Data read, castout required—The cache state is S if
SHD was asserted to the processor for a read or
read-atomic transaction. If SHD was not asserted,
or if the transaction was an RWITM or RWITM-
atomic transaction, the cache state is E.
W
1x0
Valid
Instruction read
ICBI
x
100
Never
No
Don’t care Invalid
Kill block deallocate (
icbi
9
)
Notes
:
1
The value in the WT column reflects the logic value seen on the signal.
2
The window for the assertion of BR is defined as the second cycle after AACK if ARTRY were asserted the
cycle after AACK.
3
The full condition for this column is “The BR corresponding to this transaction was asserted in the window
for the last snoop to this address.”
4
The full condition for this column is “This transaction is the first TS asserted by this processor after one or
more ARTRYd snoop transactions and the address of this transaction matches the address of at least one
of those ARTRYd snoop transactions.”
5
This column reflects the final MESI state in the processor of the line referenced by this transaction after the
transaction completes successfully without ARTRY.
6
This snoop push is guaranteed to push the most-recently modified data in the processor. No more snoop
operations are required to ensure that this snoop has been fully processed by the processor.
7
Read in this case encompasses all of read or RWITM, normal or atomic.
8
W = write-through bit from translation
9
icbi
is distinguished from kill block by assertion of TT4.
Table 2-5. Transfer Code Signal Encoding for PowerPC 604 Processor (Continued)
Transfer
Type
WT
1
TC
[0–2]
BR
Asserted
From
Write-
Back
Buffer
TS after
ARTRYd
Snoop
4
Final
Cache
State
5
Comments
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