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參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 197/250頁 |
| 文件大小： | 916K |
| 代理商： | POWERPC 601 |
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Appendix E. Coherency Action Tables
E-11
E.4 STWCX Operations
Table E-5 describes the behavior of the 60x bus in response to STWCX operation generated
by the execution of an
stwcx.
instruction. Note that the reservation entry in this table refers
to reservations set by the
lwarx
instruction and cleared either by the
stwcx.
instruction or
by a snoop operation.
101
I
601
3
RdA
101
11010
Set by this op (None)
Load block into cache
Set reservation
Load from cache
Mark cache block E
SHD
Load block into cache
Set reservation
Load from cache
Mark cache block S
(n/a)
ARTRY or
ARTRY&SHD
Release the bus
Retry the operation
MES
601
3
(n/a)
(n/a)
(n/a)
Set by this op (n/a)
Set reservation
Load from cache
Notes:
1
Because it does not implement shared state, these entries are not applicable to the 603.
2
A coherency paradox to the processor may cause incoherent data to appear in the system. That is, there is a
potential for data integrity errors in the system.
3
An LWARX to a page marked write-through causes a DSI exception; therefore, this transaction does not occur
on the bus.
Table E-5. Coherency Actions—STWCX Operations
Cache
Proc.
Bus
Res.
Snoop
Response
Processor Response
WIM
MESI
Operation
WIM
TT[0–4]
000
I
60x
(None)
(n/a)
(n/a)
None
(n/a)
Update CR
60x
RWITMA
000
11110
Yes
(and
reset)
(None) or
SHD
Load block into cache
Release the reservation
Update CR
Store to cache
Mark cache M
603
WWFA
10010
Issue WWF on the bus
Release the reservation
Update CR
60x
RWITMA
000
11110
Yes
ARTRY or
ARTRY&SHD
Release the bus
Retry the operation
603
WWFA
10010
Table E-4. Coherency Actions—LWARX Operations (Continued)
Cache
Proc.
Bus
Reservation
Snoop
Response
Processor Response
WIM
MESI
Operation
WIM
TT[0–4]
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