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參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 77/250頁 |
| 文件大?。?/td> | 916K |
| 代理商： | POWERPC 601 |
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Chapter 3. Memory Access Protocol
3-5
Data bus arbitration signals are described as follows:
DBG (data bus grant)—Indicates that the device can, with the proper qualification,
take data bus mastership. See Section 2.6.1, “Data Bus Grant (DBG)—Input.”
DBWO (data bus write only)—Assertion indicates that the processor may perform
the data bus tenure for an outstanding write address even if a read address is
pipelined before the write address.
DBB (data bus busy)—Assertion indicates that the device is data bus master.
Processors assume data bus mastership if they need the data bus and are given a
qualified data bus grant.
Note that when the 604 uses data streaming, DBB works only as an output and is driven in
the same manner as before. If 604 systems use data streaming across multiple devices, DBB
must not be common among processors to avoid contention problems when one processor
negates DBB while another asserts it.
3.1.2 Address Pipelining and Split-Bus Transactions
This protocol provides independent address and data bus capability to support pipelined
and split-bus transaction system organizations. Pipelining allows the address tenure of a bus
transaction to begin before the data tenure of the previous transaction finishes. Split-bus
transactions allow other bus activity to occur (either from the same or from different
devices) between the address and data tenures of a transaction.
Although it does not inherently reduce memory latency, address pipelining and split-bus
transactions can greatly improve bus/memory throughput, and are especially effective in
multiprocessor implementations where bus bandwidth is an important measurement of
system performance.
The design of the external arbiter affects pipelining by regulating address bus grant (BG),
data bus grant (DBG), and address acknowledge (AACK) signals. For example, a one-level
pipeline is enabled by asserting AACK to the current address bus master and granting
address bus mastership to the next requesting device before the current data bus tenure
completes. For example, a two-level pipeline lets two additional address tenures occur
before the current data bus tenure completes.
The 604 can pipeline its transactions to a depth of two levels (intraprocessor pipelining) and
the 601 and 603 can pipeline transactions to a depth of one level. The bus protocol does not
limit the levels of pipelining between multiple devices (interprocessor pipelining); the
external arbiter controls pipeline depth and synchronization between masters and slaves.
In a pipelined implementation, data bus tenures stay in strict order with respect to address
tenures except when DBWO is used to move write data tenures ahead of read data tenures.
However, external hardware can further decouple the address and data buses, allowing data
tenures to occur out of order with respect to address tenures. This requires some form of
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