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參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 19/250頁 |
| 文件大?。?/td> | 916K |
| 代理商： | POWERPC 601 |
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About This Document
xvii
Chapter 3, “Memory Access Protocol,” describes the operation of the processor
interface for memory operations.
Chapter 4, “Memory Coherency,” describes bus features and protocols for
maintaining coherency in uniprocessor and multiprocessor systems.
Chapter 5, “System Status Signals,” describes the operation of the interrupt,
checkstop, and reset signals. It also includes a brief overview of the asynchronous
exceptions, with particular attention given to the differences in how the 60x
processors implement those exceptions.
Chapter 6, “Additional Bus Configurations,” describes some alternate modes
available for the bus.
Chapter 7, “Direct-Store Interface, ” describes the optional direct-store interface for
synchronous I/O.
Chapter 8, “System Considerations,” gives useful information for designing systems
that use the processor bus.
Appendix A, “Processor Summary,” summarizes the processor objectives and a
table comparing processor behavior.
Appendix B, “Processor Clocking Overview,” describes the clocking for the 601,
603, and 604.
Appendix C, “Processor Upgrade Suggestions,” describes considerations for
systems designed to allow a processor upgrade.
Appendix D, “L2 Considerations for the PowerPC 604 Processor,” gives useful
information for those implementing an L2 cache on a system with a 604.
Appendix E, “Coherency Action Tables,” provides a comprehensive table of
coherency actions that are generated in response to various bus operations in
different contexts such as WIM bit settings, cache state, and bus states.
Suggested Reading
This section lists additional reading that provides background for the information in this
manual as well as general information about the PowerPC architecture.
General Information
The following documentation provides useful information about the PowerPC architecture
and computer architecture in general:
The following books are available from the Morgan-Kaufmann Publishers, 340 Pine
Street, Sixth Floor, San Francisco, CA 94104; Tel. (800) 745-7323 (U.S.A.), (415)
392-2665 (International); internet address: mkp@mkp.com.
—
The PowerPC Architecture: A Specification for a New Family of RISC
Processors
, Second Edition, by International Business Machines, Inc.
Updates to the architecture specification are accessible via the world-wide web
at http://www.austin.ibm.com/tech/ppc-chg.html.
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