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參數資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數： | 89/250頁 |
| 文件大小： | 916K |
| 代理商： | POWERPC 601 |
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Chapter 3. Memory Access Protocol
3-17
3.2.2.4.1 Alignment of External Control Instructions
The
eciwx
and
ecowx
instructions always transfer four bytes of data. However, if the
eciwx
or
ecowx
addresses data that crosses a double-word boundary on the 601 or any word
boundary on the 603 or 604, the processor generates two bus operations, each transferring
fewer than four bytes.
For the first bus operation, bits A[29–31] equals EA[29–31] of the instruction, (0b101,
0b110, or 0b111 for the 601 or 0bx01, 0bx10, or 0bx11 for the 603 or 604). The size
associated with the first bus operation is 3, 2, or 1 bytes, respectively. For the second bus
operation, the system must determine how many bytes were transferred on the first bus
operation to determine the size of the second operation. Address bits A[29–31] equal 0b000
and the operation transfers 1, 2, or 3 bytes, respectively. For both operations, TBST and
TSIZ[0–2] are redefined to specify the resource ID (RID), copied from EAR[28–31]. For
eciwx
/
ecowx
operations, the state of EAR[28] is presented by the TBST signal without
inversion (if EAR[28] = 1, TBST is asserted).
Furthermore, the two bus operations associated with such a misaligned external control
instruction are not atomic. That is, the processor can initiate other types of memory
operations between the two transfers. Also, the two bus operations associated with a
misaligned
ecowx
can be interrupted by an
eciwx
bus operation, and vice versa. The
processor guarantees that the two operations associated with a misaligned
ecowx
cannot be
interrupted by another
ecowx
operation; and likewise for
eciwx
.
Because a misaligned external control address is considered a programming error, the
system may choose to assert TEA or otherwise cause an exception when a misaligned
external control bus operation occurs.
3.2.3 Address Transfer Termination
An address tenure is terminated when completed with the assertion of AACK. The
processor does not terminate the address transfer until the AACK input is asserted;
therefore, the system can extend the address transfer phase by delaying assertion of AACK.
The AACK signal can be asserted as early as the bus clock cycle following TS (see
Figure 3-5), for a minimum address tenure of two bus cycles. Note that AACK must be
asserted for only one bus clock cycle.
The address transfer can be terminated with the requirement to retry if ARTRY is asserted
any time during the address tenure and through the cycle following AACK. If an address
retry is required, the ARTRY response is asserted by a bus snooping device as early as the
second cycle after TS is asserted. Once asserted, ARTRY must remain asserted through the
cycle after the assertion of AACK. The assertion of ARTRY during the cycle after the
assertion of AACK is called a qualified ARTRY. Assertion of ARTRY during the address
tenure is referred to as an early ARTRY.
If the bus master recognizes an ARTRY and the data tenure has begun, it terminates the data
tenure immediately even if data has been received. If the assertion of ARTRY is received
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