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參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 122/250頁 |
| 文件大小： | 916K |
| 代理商： | POWERPC 601 |
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4-16
PowerPC Microprocessor Family: The Bus Interface for 32-Bit Microprocessors
4.7.6 Write with Kill
A processor typically issues a write-with-kill operation whenever it performs a cache block
write back. 60x processors use this transaction code for burst transfers. If they appear on
the bus and the GBL signal is asserted, the 60x processors have the same snoop response
as for kill block.
4.7.7 Read, Read Atomic
Read is used by most single-beat or burst bus operations. If GBL is asserted, 60x processors
respond to read operations as follows:
If the addressed block is present and in the I state, the 60x takes no action.
If the addressed block is present and in the S state, the 60x asserts SHD.
If the addressed block is present and in the E state, the 60x asserts SHD and changes
the cache state from E to S.
If the addressed block is present in the cache in the M state, the 60x asserts both
ARTRY and SHD. In addition, it changes the state of that cache block from M to S.
Read atomic operations appear in response to an
lwarx
instruction and receive the same
snooping treatment as a read operation.
4.7.8 Read with Intent to Modify (RWITM)
The RWITM transaction is issued to acquire exclusive use of a memory location, for the
purpose of modifying it. One example is a processor that writes to a block that is not
currently in its cache. RWITM transactions on the bus, when GBL is asserted, cause 60x
processors respond as follows:
If the addressed block is not present in the cache, the 60x takes no action.
If the addressed block is present in the cache in the S or E state, the 60x changes the
state of that cache block to I.
If the addressed block is present in the cache in the M state, the 60x asserts both
ARTRY and SHD, pushes the modified block out of the cache, and changes the state
of that cache block from M to I.
RWITM atomic appears on the bus in response to an
stwcx.
instruction and receives the
same snooping treatment as RWITM.
4.7.9 TLB Invalidate
TLB invalidate is issued by a processor that executes a
tlbie
instruction. This operation
sends at least certain bits of an effective address (EA) across the bus. Receiving processors
invalidate the entire congruence class in any TLBs associated with that effective address.
The address transmitted with the
tlbie
instruction contains EA[12–19] in their correct
respective bit positions (see Figure 4-8).
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