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參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 133/250頁 |
| 文件大小： | 916K |
| 代理商： | POWERPC 601 |
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Chapter 5. System Status Signals
5-7
5.2.2.3 Soft Reset on the PowerPC 603 Microprocessor
When SRESET is asserted, the processor attempts to reach a recoverable state by allowing
the next instruction to either complete or cause an exception, blocking the completion of
subsequent instructions and allowing the completed store queue to drain. A soft reset is
recoverable provided that attaining the recoverable state does not cause a machine check
exception.
5.2.2.4 Soft Reset on the PowerPC 604 Microprocessor
Unlike hard reset, soft reset does not directly affect the states of output signals. Attempts to
use system reset during a hard reset sequence or while the JTAG logic is nonidle causes
unpredictable results. Processing interrupted by a system reset can be restarted.
5.3 Machine Check and Checkstops
The PowerPC architecture defines a machine check exception which is used for
diagnostics. Generally when a condition that generates a machine check is present, whether
the exception is taken is determined by the value of the machine check enable bit,
MSR[ME]. If it is cleared, the machine check exception is disabled and the processor
instead enters checkstop state, which is described in the following section.
For a detailed discussion of the machine check exception, see Section 5.3.2, “Machine
Check Exception (0x00200).”
5.3.1 Checkstop State (MSR[ME] = 0)
When a processor is in the checkstop state, instruction processing is suspended and
generally cannot be restarted without resetting the processor. The contents of all latches
(except any associated with the bus clock) are frozen within two cycles upon entering
checkstop state so that the state of the processor can be analyzed as an aid in problem
determination.
A machine check exception may result from referencing a nonexistent physical address,
either directly (with MSR[DR] = 0), or through an invalid translation. On such a system,
for example, execution of a Data Cache Block Set to Zero (
dcbz
) instruction that introduces
a block into the cache associated with a nonexistent physical address may delay the
machine check exception until an attempt is made to store that block to main memory.
Note that not all PowerPC processors provide the same level of error checking. The reasons
a processor can enter the checkstop state are implementation-dependent.
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