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參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 154/250頁 |
| 文件大?。?/td> | 916K |
| 代理商： | POWERPC 601 |
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7-4
PowerPC Microprocessor Family: The Bus Interface for 32-Bit microprocessors
7.1.2 Packet 1
The second address beat, packet 1, transfers byte counts and the physical address for the
transaction, as shown in Figure 7-3.
Figure 7-3. Direct-Store Operation—Packet 1
For packet 1, the XATC is defined as follows:
Load request operations—XATC contains the total number of bytes to be transferred
(128 bytes maximum for the 601, 603, and 604).
Immediate/last (load or store) operations—XATC contains the current transfer byte
count (1 to 4 bytes).
The processor gives the physical address, A[0–31], a concatenation of SR[28–31] with
EA[4–31], to the BUC, which must keep a valid address pointer for the reply.
7.1.3 I/O Reply Operations
BUCs respond to direct-store transactions with an I/O reply operation, shown in Figure 7-4,
which informs the processor of the success or failure of the operation. This requires a
system to have bus mastership capability—a substantially more complex design task than
bus slave implementations that use memory-mapped I/O access. Replies from the BUC to
the processor are address-only transactions. As with packet 0 of the address bus on direct-
store operations, the XATC has the transfer code (see Table 7-4). Additionally, an I/O reply
operation transfers the sender/receiver tags in the first beat.
Figure 7-4. I/O Reply Operation
Byte Count
0
7
ADDR +
Address Bus (A[0–31])
PKT 0 PKT 1
+
XATC
Bus Address
0
SR[28–31]
3 4
31
I/O Transfer Code
0
7
Address Bus (A[0–31])
+
XATC
Reserved
Error
Bit
Segment Register
BUID
PID
BUC-Specific
0
1 2 3
1112
27 28
31
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