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參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 71/250頁 |
| 文件大?。?/td> | 916K |
| 代理商： | POWERPC 601 |
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Chapter 2. Signal Descriptions
2-35
Transfer size (TSIZ[0–2])
—
Transfer code (TCn)
The 601 and 603 support only TC[0–1]. The 604 supports TC[0–2]. The exact
meanings of these signals vary from processor to processor.
Cache inhibited (CI)
—
Write through (WT)
—
Global (GBL)
Output—603/604: Negated on instruction fetches. 604e: HID0[23] controls GBL
for instruction fetches through the address translation mechanism.
Input—The 603 must snoop the reservation address register for global and
nonglobal address transfers because
lwarx
/
stwcx.
require snoops on castouts
and snoop pushes (nonglobal). Snoops with GBL = 1 do not affect cache state.
Cache set element (CSEn)
The number of CSE signals corresponds to the cache structure.
601: CSE[0–2]; 603 (not the 603e): CSE; 603e/604: CSE[0–1]. CSE signals are
not meaningful during data cache touch load operations on a 603.
High-priority snoop request
(HP_SNP_REQ)
601 only
Address Transfer Termination Signals
Address acknowledge (AACK)
Input—The 604 supports sampling ARTRY as early as the second cycle after TS.
Address retry (ARTRY)
Negation timing is processor specific.
Shared (SHD)
The 603 does not support shared data.
Data Bus Arbitration Signals
Data bus grant (DBG)
Some conditions do not apply to the 604/604e for data streaming mode.
Data bus write only (DBWO)
—
Data bus busy (DBB)
—
Data Transfer Signals
Data bus (DH[0–31];DL[0–31])
—
Data bus parity (DP[0–7])
For the 601, if data parity check is enabled in the HID0 register, detection of even
parity unconditionally causes a checkstop in the 601.
Data parity error (DPE)
—
Data bus disable (DBDIS)
Signal defined after 601.
Data Transfer Termination Signals
Transfer acknowledge (TA)
Input/negation—When the 603 is configured for 1:1 clock mode and is performing
a burst read into data cache, the 603 requires one wait state between the
assertion of TS and the first assertion of TA for that transaction. If no-DRTRY
mode is also selected, the 603 requires two wait states.
Table 2-8. Processor Bus Signal Differences (Continued)
Signal(s)
Difference
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PDF描述 |
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