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參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 161/250頁 |
| 文件大小： | 916K |
| 代理商： | POWERPC 601 |
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Chapter 8. System Considerations
8-1
Chapter 8
System Considerations
80
80
This chapter describes general considerations for system design with the 60x bus. The
following topics are included:
Arbitration
Write data reordering
AACK generation
Use of
sync
and
tlbsync
Pull-up resistors
Features for improved bus performance
IEEE 1149.1-compliant interface
Using DBWO
lwarx
/
stwcx.
considerations
8.1 Arbitration
Depending on the system implementation, the system arbiter may have various functions.
As a minimum, it performs arbitration for access to the address bus and grants access to the
data bus. It connects to each bus master with at least three unique signals; two for address
bus control, bus request (BR) and bus grant (BG), and one for data bus granting, DBG.
Apart from negating bus requests the cycle after ARTRY is asserted, 60x bus protocol offers
no inherent fairness in determining bus mastership. Therefore system designers must
consider system needs as a whole when choosing an arbitration strategy.
8.2 Using the Data Bus Write-Only Mechanism
Some processors support a limited out-of-order capability for its own pipelined transactions
through the data bus write only (DBWO) signal. When the assertion of DBWO is
recognized on the clock of a qualified data bus grant, the processor is directed to perform
the next pending data write tenure (if any) even if a pending read tenure would have
normally been performed. The DBWO signal only allows a write tenure to be performed
ahead of a pending read tenure from the same processor, not another write tenure.
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