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參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 70/250頁 |
| 文件大小： | 916K |
| 代理商： | POWERPC 601 |
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2-34
PowerPC Microprocessor Family: The Bus Interface for 32-Bit Microprocessors
2.11.7.3 Going from Nap to Doze State
For the processor to go from nap to doze state, the system should ensure the bus is idle for
at least 10 bus cycles, assert RUN, and withhold bus grants for at least 10 additional bus
cycles. At this point the processor is in the doze state and all bus transactions are snooped.
2.12 Summary of Signal Differences
Table 2-8 lists each signal and describes any substantive differences between different
implementations. The clock, power, and test signals are not described in this document.
Refer to the user’s manual for the particular processor for this information.
Table 2-8. Processor Bus Signal Differences
Signal(s)
Address Bus Arbitration Signals
Bus request (BR)
As an output, assertion occurs when a bus transaction is needed and the device
does not have a qualified bus grant. This may occur even if the maximum (two for
the 601 and 603, three for the 604) possible pipeline accesses have occurred
.
For the 603, BR is asserted for one cycle during the execution of
dcbz
or of a
load instruction that hit in the touch load buffer.
Bus grant (BG)
The 601 recognizes a qualified bus grant on the cycle after AACK even if ARTRY
is asserted as long as the 601 is asserting ARTRY and has exclusive ownership
of the data associated with the snoop which caused the ARTRY.
Address bus busy (ABB)
—
Address Transfer Start Signals
Transfer start (TS)
Output—601 and 603—High Impedance occurs one bus clock cycle after TS is
negated which is coincident with the negation of ABB.
604—High Impedance occurs one bus clock cycle after the negation of TS. For
the 604, negation is only one bus cycle long, regardless of the TS-to-AACK delay.
Extended address transfer start
(XATS)
Later generations of the 603 do not support direct-store operations.
Output—601/603: High Impedance occurs one bus clock cycle after XATS is
negated which is coincident with the negation of ABB.
604: High Impedance occurs one bus clock cycle after negation of XATS.
Negation lasts only one bus cycle regardless of the XATS-to-AACK delay.
Address Transfer Signals
Address bus (A[0–31])
603/604—For bursts, the address presented is double-word–aligned.
601—The address presented is quad-word–aligned.
Address parity (AP[0–3])
601—If address parity check is enabled in the HID0 register, detection of even
parity unconditionally causes a checkstop.
Address parity error (APE)
—
Address Transfer Attribute Signals
Transfer type (TT[0–4])
Exact meanings of TT[0–4] vary among processors. TT4 is output-only on the
601.
Transfer burst (TBST)
—
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