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參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 95/250頁 |
| 文件大小： | 916K |
| 代理商： | POWERPC 601 |
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Chapter 3. Memory Access Protocol
3-23
This minimizes latency by allowing critical data to be forwarded to the processor before the
rest of the cache block is filled. For all other burst operations, however, cache block
transfers start with the oct-word–aligned data.
Bus masters including these processors may generate byte-wise odd parity for their
outgoing data and drive this information onto the DP[0–7] lines coincidentally with their
data. The processors check this parity whenever they read data and assert the DPE signal
and take a machine check or checkstop exception if an error is detected. Parity checking
can be disabled within the processors by setting a bit in the HID register.
The processors do not directly support dynamic memory access interfacing to subsystems
with less than a 64-bit data path. Other system components must provide any required
translation to devices with less than 64-bit data paths. The 601 provides limited data
mirroring for noncachable transfers of less than a word.
3.3.4 Data Transfer Termination
Data bus transactions can be terminated by one of the four signals, TA, DRTRY, TEA, or
ARTRY, which are described as follows:
Asserting TA indicates normal termination of data transactions. It must be asserted
on the bus cycle coincident with the data it qualifies. The slave can withhold TA for
any number of clock cycles until valid data is ready to be supplied or accepted.
DRTRY indicates invalid read data in the previous bus clock cycle. DRTRY extends
the current data beat and does not terminate it. If it is asserted after the last (or only)
data beat, the processor negates DBB but still considers the data beat active and
waits for another assertion of TA. DRTRY is ignored on write operations.
Upon receiving a final (or only) termination condition, the processor negates DBB
for one cycle, except when data streaming is used. If DRTRY is asserted to extend
the last (or only) data beat past the negation of DBB, the memory system should
three-state the data bus on the clock after the final assertion of TA, even though it
negates DRTRY on that clock. This prevents a momentary data bus conflict if a write
access begins on the following cycle.
Asserting TEA signals a nonrecoverable error during a data transfer. It is recognized
at any time during assertion of DBB or when a valid DRTRY could be sampled.
Asserting TEA ends the data tenure immediately even if it is in the middle of a burst;
however, it does not prevent incorrect data that has been acknowledged with TA
from being written into the processor’s cache or GPRs. Asserting TEA causes either
a machine check exception or a checkstop condition depending on the MSR setting.
Asserting ARTRY for the address tenure associated with the current data tenure ends
the data tenure immediately. It may not be due to address pipelining. If ARTRY is
connected for the processor, the earliest allowable assertion of TA to the processor
depends directly on the earliest possible assertion of ARTRY to the processor; see
Section 3.3.1.1, “Effect of ARTRY Assertion on Data Transfer and Arbitration on
the PowerPC 604 Processor.”
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