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參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 93/250頁 |
| 文件大?。?/td> | 916K |
| 代理商： | POWERPC 601 |
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Chapter 3. Memory Access Protocol
3-21
Figure 3-8. Qualified DBG Generation Following ARTRY
3.3.1.2 Using the DBB Signal
The DBB signal should be connected between potential masters if data tenure scheduling
is left to them. Optionally, the memory system can schedule data tenures directly with
DBG. However, the system can ignore DBB if it is not used as the final data bus allocation
control between data bus masters and if the memory system can track the start and end of
the data tenure.
If DBB is not used to signal the end of a data tenure, DBG is asserted only to the next bus
master on the cycle before the next bus master may actually begin its data tenure, rather
than asserting it earlier (usually during another master’s data tenure) and allowing DBB
negation to be the final gating signal for a qualified data bus grant.
If the 604 is in data streaming mode, DBB is an output-only signal and is not sampled by
the processor. Even if DBB is ignored in the system, the processor always recognizes its
own assertion of DBB (except in data streaming mode) and requires one cycle after data
tenure completion to negate its own DBB before recognizing a qualified data bus grant for
the next data tenure.
If DBB is not required, it must be connected to a pull-up resistor on the processor to ensure
proper operation. If the multiple 604s perform data streaming, each processor’s DBB
should be connected to the memory arbiter.
1
2
System Clock
TS
AACK
ARTRY
Master1 DBG
DBWO
qualified DBG
Internal Data
Bus Request
DBB
3
4
5
6
7
8
9
10
Master 1
READ
Master 1
WRITE
for READ
for READ
ARTRY, kills
QDBG for WRITE
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