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參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 139/250頁 |
| 文件大?。?/td> | 916K |
| 代理商： | POWERPC 601 |
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Chapter 5. System Status Signals
5-13
5.3.2.4 Checkstop State (MSR[ME] = 0)—PowerPC 603 Processor
When the 603 enters checkstop state, it asserts the checkstop output signal, CKSTP_OUT.
The following events will cause the 603e to enter the checkstop state:
Machine check exception occurs with MSR[ME] cleared.
External checkstop input, CKSTP_IN, is asserted.
A direct-store protocol error occurs.
When a processor is in checkstop state, instruction processing is suspended and generally
cannot be restarted without resetting the processor. The contents of all latches are frozen
within two cycles upon entering the checkstop state so that the state of the processor can be
analyzed as an aid in problem determination.
Note that not all PowerPC processors provide the same level of error checking. The reasons
a processor can enter checkstop state are implementation-dependent.
5.3.2.5 Machine Check Exception—PowerPC 604 Processor
The 604 implements the machine check exception as defined in the PowerPC architecture
(OEA). It conditionally initiates a machine check exception after an address or data parity
error occurred on the bus or in a cache, after receiving a qualified transfer error
acknowledge (TEA) indication on the 604 bus, or after the machine check interrupt (MCP)
signal had been asserted. As defined in the OEA, the exception is not taken if the MSR[ME]
is cleared.
Machine check conditions can be enabled and disabled using bits in the HID0 register
described in Table 5-8.
A TEA indication on the bus can result from any load or store operation initiated by the
processor. In general, the TEA signal is expected to be used by a memory controller to
indicate that a memory parity error or an uncorrectable memory ECC error has occurred.
Note that the resulting machine check exception is imprecise and unordered with respect to
the instruction that originated the bus operation.
If the MSR[ME] bit and the appropriate bits in HID0 are set, the exception is recognized
and handled; otherwise, the processor generates an internal checkstop condition. When a
processor is in checkstop state, instruction processing is suspended and generally cannot
Table 5-8. Machine Check Enable Bits
HID0 Bit
Description
0
Enable machine check input pin
1
Enable cache parity checking
2
Enable machine check on address bus parity error
3
Enable machine check on data bus parity error
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