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參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 42/250頁 |
| 文件大?。?/td> | 916K |
| 代理商： | POWERPC 601 |
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2-6
PowerPC Microprocessor Family: The Bus Interface for 32-Bit Microprocessors
2.3 Address Transfer Signals
The address transfer signals are used to transmit the address and to generate and monitor
parity for the address transfer. For detailed descriptions of how these signals interact, see
Section 3.2.2, “Address Transfer.”
2.3.1 Address Bus (A[0–31])—Output (Memory Operations)
Following are state and timing descriptions for the address bus (A[0–31]) as output signals
during memory operations.
State Meaning
Asserted/Negated—Represents the physical address of the data to be
transferred. On burst transfers, the address bus presents the double-
word–aligned address (quad-word–aligned for the 601) with the
critical data that missed the cache on a read operation, or the first
double word of the cache clock on a write operation. Note that the
address output during burst operations is not incremented.
Timing Comments
Assertion/Negation—Occurs on the bus clock cycle after a qualified
bus grant (coincides with assertion of ABB and TS).
High Impedance—Occurs one bus clock cycle after AACK is
asserted.
2.3.2 Address Bus (A[0–31])—Input (Memory Operations)
Following are state and timing descriptions for A[0–31] as input signals for memory
operations.
State Meaning
Asserted/Negated—Carries the address of a snoop operation.
Timing Comments
Assertion/Negation—Must occur on the same bus clock cycle as the
assertion of TS; is sampled by the processor only on this cycle.
2.3.3 Address Bus (A[0–31])—Output (Direct-Store Operations)
Following are state and timing descriptions for A[0– 31] as output signals for direct-store
operations.
State Meaning
Asserted/Negated—For direct-store operations from this device, the
address tenure consists of two packets (each requiring a bus cycle).
For packet 0, these signals convey control and tag information. For
packet 1, they represent the physical address of the data to be
transferred. For reply operations to other devices, the address bus
carries control, status, and tag information.
Timing Comments
Assertion/Negation—An address tenure consists of two beats. The
first occurs on the bus clock cycle after a qualified bus grant,
coinciding with XATS. The address bus makes a transition to the
second beat on the next bus clock cycle.
High Impedance—Occurs the bus clock cycle after AACK is
asserted.
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