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參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 57/250頁 |
| 文件大?。?/td> | 916K |
| 代理商： | POWERPC 601 |
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Chapter 2. Signal Descriptions
2-21
The 604e has less restrictive timing requirements in data streaming
mode—DBG must be asserted no earlier than the cycle before 604e's
data tenure is to begin only when another master currently owns the
data bus (that is, when DBB would normally be asserted for a data
tenure). If no other masters own the data bus (asserting DBB), the
604e allows the system to park DBG. DBB is still an output-only
signal in data streaming mode (that is, DBB does not participate in a
qualified data bus grant), requiring the system to use DBG to ensure
that different masters don't collide on data tenures. If the system tries
to stream back-to-back data tenures by asserting DBG with the final
TA of the first data tenure, the processor accepts the DBG as a
qualified data bus grant only if the current and next data tenures are
both burst reads. Other combinations cannot be streamed.
Negation—May occur at any time to indicate that the master cannot
assume control of the data bus.
2.6.2 Data Bus Write Only (DBWO)—Input
Following are state and timing descriptions for DBWO as an input signal.
State Meaning
Asserted—The processor can run the data bus tenure for an
outstanding write address even if a read address is pipelined before
the write address. If write data is not available, the processor
performs the first pending read transfer. See Section 3.3.2, “Data Bus
Write Only,” for detailed instructions for using DBWO. Note that the
601 takes the bus only for a pending data bus write operation and not
for a read operation.
Negated—The processor runs address and data tenures in the same
order. Tying DBWO negated preserved address/data ordering.
Timing Comments
Assertion—Must occur no later than a qualified DBG for a pending
write tenure. The DBWO signal is recognized by the processor only
on the clock cycles of a qualified data bus grant.
Negation—May occur any time after a qualified data bus grant and
before the next qualified data bus grant.
2.6.3 Data Bus Busy (DBB)—Output
Following are state and timing descriptions for data bus busy (DBB) as an output signal.
State Meaning
Asserted—The device is the data bus master. The processor always
assumes data bus mastership if it needs the data bus and is given a
qualified data bus grant (see DBG).
Negated—The device is not using the data bus, unless the data tenure
is being extended by the assertion of DRTRY. Note that for the 604e
in no-DRTRY mode, DRTRY is tied asserted and is ignored.
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