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參數(shù)資料
| 型號(hào)： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁(yè)數(shù)： | 80/250頁(yè) |
| 文件大?。?/td> | 916K |
| 代理商： | POWERPC 601 |
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3-8
PowerPC Microprocessor Family: The Bus Interface for 32-Bit Microprocessors
3.2.2 Address Transfer
During an address transfer, the physical address and transfer attributes pass from the bus
master to the slave device(s). Snooping logic may monitor the transfer to enforce cache
coherency. The signal groups used in address transfers include the following:
Address transfer start signal—Transfer start (TS). See Section 2.2, “Address
Transfer Start Signals.”
Address transfer signals—Address bus (A[0–31]), address parity (AP[0–3]), and
address parity error (APE); see Section 2.3, “Address Transfer Signals.”
Address transfer attribute signals—Transfer type (TT[0–4]), transfer burst (TBST),
transfer size (TSIZ[0–2]), transfer code (TC
n
), cache inhibit (CI), write-through
(WT), global (GBL), and cache set element (CSE
n
); see Section 2.4, “Address
Transfer Attribute Signals.”
Figure 3-5 shows the timing for all of these signals. Except for TS and APE, address
transfer and address transfer attribute signal timing is identical. These signals are
represented by the line labeled ‘ADDR+’. Asserting TS indicates the master has begun an
address transfer and that the address and transfer attributes are valid (within the context of
a synchronous bus). These processors always assert TS coincident with ABB. As an input
to the processors from other system masters, TS need not coincide with assertion of ABB,
but can be asserted after it is asserted; these processors track this scenario correctly.
Figure 3-5. Address Bus Transfer
The address is transferred in bus clock cycles 1 and 2 (arbitration occurs in clock cycle 0).
TS is asserted in clock cycle 1 and then negated. Address and attribute signals are driven
valid coincident with the asserting of TS and held until the address transfer ends. The
processor asserts ABB during the transfer. AACK is asserted to the processor the cycle after
assertion of TS (shown by the dependency line). This is the shortest duration of an address
transfer; it can be extended by a slave delaying assertion of AACK.
0
1
2
3
4
qualified BG
TS
ABB
aack
artry
ADDR+
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