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參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 47/250頁 |
| 文件大?。?/td> | 916K |
| 代理商： | POWERPC 601 |
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Chapter 2. Signal Descriptions
2-11
For direct-store operations, these signals form part of the extended
address transfer code (XATC); see the description in Section 2.4.1,
“Transfer Type (TT[0–4])—Output.”
The external control instructions,
eciwx
/
ecowx
, use these signals to
output EAR[29–31], to form the resource ID (TBST||TSIZ[0–2]).
Assertion/Negation/High Impedance—The same as A[0–31].
Timing Comments
2.4.6 Transfer Size (TSIZ[0–2])—Input
Following are state and timing descriptions for TSIZ[0–2] as input signals.
State Meaning
Asserted/Negated
—
For direct-store operations, TSIZ[0–2] are part
of the XATC; see Section 2.4.2, “Transfer Type (TT[0–4])—Input.”
Timing Comments
Assertion/Negation—The same as A[0–31].
2.4.7 Transfer Code (TCn)—Output
The transfer code (TC
n
) consists of three output signals on the 604 (TC[0–2]) and two
output signals for the 601 and 603 (TC[0–1]). These signals provide information about the
current transaction that may be useful for implementing external caches. Following are
state and timing descriptions for TC
n
.
State Meaning
Asserted/Negated—Represents a special encoding for the transfer in
progress and gives supplemental information for certain transaction
types. See Table 2-3, Table 2-4, and Table 2-5.
Timing Comments
Assertion/Negation/High Impedance—The same as A[0–31].
Table 2-2. Data Transfer Size
TBST
TSIZ[0–2]
Transfer Size
Asserted
0 0 0
Reserved
Asserted
0 0 1
Burst (16 bytes) reserved for system use
Asserted
0 1 0
Burst (32 bytes)
Asserted
0 1 1
Reserved (64-byte bursts)
Asserted
1 x x
Reserved
Negated
0 0 0
8 bytes
Negated
0 0 1
1 byte
Negated
0 1 0
2 bytes
Negated
0 1 1
3 bytes
Negated
1 0 0
4 bytes
Negated
1 0 1
5 bytes
Negated
1 1 0
6 bytes
Negated
1 1 1
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