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參數資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數： | 140/250頁 |
| 文件大?。?/td> | 916K |
| 代理商： | POWERPC 601 |
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5-14
PowerPC Microprocessor Family: The Bus Interface for 32-Bit Microprocessors
continue without restarting the processor. Note that many conditions may lead to the
checkstop condition; the disabled machine check exception is only one of these.
Machine check exceptions are enabled when MSR[ME] = 1; this is described in
Section 5.3.2.5.1, “Machine Check Exception Enabled (MSR[ME] = 1).” If MSR[ME] = 0
and a machine check occurs, the processor enters the checkstop state. Checkstop state is
described in Section 5.3.1, “Checkstop State (MSR[ME] = 0).”
5.3.2.5.1 Machine Check Exception Enabled (MSR[ME] = 1)
When a machine check exception is taken, registers are updated as shown in Table 5-6.
The machine check exception is usually unrecoverable in the sense that execution cannot
resume in the same context that existed before the exception. If the condition that caused
the machine check does not otherwise prevent continued execution, MSR[ME] is set to
allow the processor to continue execution at the machine check exception vector address.
Typically earlier processes cannot resume; however, the operating systems can then use the
machine check exception handler to try to identify and log the cause of the machine check
condition.
5.3.2.5.2 Checkstop State (MSR[ME] = 0)
When a processor is in checkstop state, instruction processing is suspended and generally
cannot resume without the processor being reset. The contents of all latches are frozen
within two cycles upon entering checkstop state.
A machine check exception may result from referencing a nonexistent physical address,
either directly (with MSR[DR] = 0), or through an invalid translation. On such a system,
for example, execution of a Data Cache Block Set to Zero (
dcbz
) instruction that introduces
a block into the cache associated with a nonexistent physical address may delay the
machine check exception until an attempt is made to store that block to main memory.
5.4 External Interrupt Exception (0x00500)
The PowerPC architecture defines an external interrupt exception, which in the 60x
processors is signaled to the processor by the assertion of the external interrupt signal, INT.
The exception may be delayed by other higher-priority exceptions or if the MSR[EE] bit is
zero when the exception is detected. Note that the occurrence of this exception does not
cancel the external request.
The register settings for the external interrupt exception are shown in Table 5-9.
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