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參數(shù)資料
| 型號(hào)： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 41/250頁 |
| 文件大?。?/td> | 916K |
| 代理商： | POWERPC 601 |
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Chapter 2. Signal Descriptions
2-5
2.2.2 Transfer Start (TS)—Input
Following are state and timing descriptions for TS as an input signal.
State Meaning
Asserted—Another master began a bus transaction and the address
bus and transfer attribute signals are valid for snooping (see GBL).
Negated—No bus transaction is occurring.
Timing Comments
Assertion—May occur any time outside the address tenure window:
either the interval that includes the cycle of a previous TS assertion
through the cycle after AACK or the cycles in which ABB is asserted
for a previous address tenure, whichever is greater.
Negation—Must occur one bus clock cycle after TS is asserted.
2.2.3 Extended Address Transfer Start (XATS)—Output (Direct-Store)
Following are state and timing descriptions for extended address transfer start (XATS) as
an output signal.
State Meaning
Asserted—The master began a direct-store operation and the first
address cycle is valid. When asserted with the appropriate extended
address transfer code (XATC) signals, it is also an implied data bus
request for certain direct-store operations (unless it is an address-
only operation).
Negated—Has no special meaning; however, XATS remains negated
throughout an entire memory address tenure.
Timing Comments
Assertion—Coincides with the assertion of ABB.
Negation—Occurs one bus clock cycle after the assertion of XATS.
High Impedance—(601 and 603) Occurs one bus clock cycle after
the negation of XATS, which coincides with the negation of ABB.
High Impedance—(604) Occurs one bus clock cycle after the
negation of XATS. For the 604, XATS negation is only one bus cycle
long, regardless of the XATS-to-AACK delay.
2.2.4 Extended Address Transfer Start (XATS)—Input (Direct-Store)
Following are state and timing descriptions for XATS as an input signal.
State Meaning
Asserted—The master must check for a direct-store operation reply.
Negated—There is no need to check for a direct-store reply.
Timing Comments
Assertion—May occur at any time outside of the cycles that define
the window of an address tenure. This window is marked by either
the interval that includes the cycle of a previous XATS assertion
through the cycle after AACK or by the cycles in which ABB is
asserted
for a previous address tenure, whichever is greater.
Negation—Must occur one bus clock cycle after XATS is asserted.
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