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參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 53/250頁 |
| 文件大?。?/td> | 916K |
| 代理商： | POWERPC 601 |
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Chapter 2. Signal Descriptions
2-17
2.4.12 Cache Set Element (CSEn)—Output
The number of cache set element signals on each processor depends upon the cache
associativity of that processor. There are three cache set element signals on the 601
(CSE[0–2]), one on the 603 (CSE), and two on the 603e, 604, and 604e (CSE[0–1]).
Following are state and timing descriptions for the CSE
n
signals. In some documentation
these signals are called cache set entry or cache set enable signals.
State Meaning
Asserted/Negated—Represents the cache replacement set element
(also referred to as the way or coherency class) for the current cache
transaction. Can be used with the address bus and the transfer
attribute signals to externally track the state of each cache block in
the processor. The CSE
n
signals are not meaningful during data
cache touch load operations on a 603.
Timing Comments
Assertion/Negation/High Impedance—The same as A[0–31].
2.4.13 High-Priority Snoop Request (HP_SNP_REQ)–601 Only
Following are state and timing descriptions for the high-priority snoop request input signal
(HP_SNP_REQ) on the 601. This signal is enabled by setting HID0[31].
State Meaning
Asserted—The 601 may add an additional reserved queue position
to the list of available queue positions for push transactions that are
a result of a snoop hit.
Negated—The 601 will not make the reserved queue available for a
snoop hit push resulting from a transaction. This is the normal mode.
Timing Comments
Assertion/Negation—Must be valid throughout the address tenure.
2.5 Address Transfer Termination Signals
The address transfer termination signals indicate either that the address tenure has
completed successfully or must be repeated, and when it should be terminated.
Section 3.2.3, “Address Transfer Termination,”describes how these signals interact.
2.5.1 Address Acknowledge (AACK)—Input
Following are state and timing descriptions for the address acknowledge (AACK) as an
input signal.
State Meaning
Asserted—The address phase of a transaction is complete. The
address bus goes to high-impedance state on the next bus clock cycle.
The processor samples ARTRY on the bus clock cycle after assertion
of AACK.
The 604 can sample ARTRY by the second cycle after TS is asserted.
Negated—During assertion of ABB, indicates the address bus and
transfer attribute signals must remain driven.
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