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參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 146/250頁 |
| 文件大?。?/td> | 916K |
| 代理商： | POWERPC 601 |
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6-2
PowerPC Microprocessor Family: The Bus Interface for 32-Bit Microprocessors
When the processor is in no-DRTRY mode, data can no longer be cancelled the cycle after
it is acknowledged by an assertion of TA. Data is immediately forwarded to the CPU
internally, and any attempt at late cancellation by the system may cause improper operation
by the processor.
When the 603e uses normal bus protocol, data can be cancelled the bus cycle after TA by
either late cancellation by DRTRY or by ARTRY. When no-DRTRY mode is selected, both
cancellation cases must be disallowed in the system design for the bus protocol.
No-DRTRY mode requires the system to ensure that DRTRY not be asserted to the
processor, which may cause improper operation of the bus interface. The system must also
ensure that a snooping device does not assert ARTRY later than the first assertion of TA to
the processor, but not on the cycle after the first assertion of TA.
Apart from the inability to cancel data that was read by the master on the bus cycle after TA
was asserted, the 603 bus protocol is identical to that for the basic transfer bus protocols, as
well as for 32-bit data bus mode.
The processor selects the desired DRTRY mode at start-up by sampling DRTRY at the
negation of HRESET. If DRTRY is negated, normal operation is selected; if it is asserted,
no-DRTRY mode is selected.
6.1.1 No-DRTRY Mode in PowerPC 604e Processor
In no-DRTRY mode, the system must define the beginning of the window in which the
snoop response is valid and ensure that no data is transferred before the same cycle as the
beginning of that window. For example, if the system defines a snoop response window that
begins the second cycle after TS, TA can be asserted no sooner than the second cycle after
TS. This timing constraint on the earliest allowable assertion of TA with respect to ARTRY
is identical to that constraint in data streaming mode.
To upgrade a 604-based system to the 604e and use no-DRTRY, the following should be
observed:
The system uses the 604 in normal bus mode, described earlier in this section.
DRTRY must be tied negated and never used.
The system must never assert TA before the first cycle of the system’s snoop
response window.
This system would then see a performance improvement due to the shorter effective latency
seen by the 604e on read operations. This improvement is equal to one bus cycle (three
processor cycles in 3:1 bus mode).
相關PDF資料 |
PDF描述 |
|---|---|
| PowerPC 603e | 32-Bit Microprocessor(32位微處理器) |
| PowerPC 603 | 32-Bit Microprocessor(32位微處理器) |
| PowerPC 604e | 32-Bit Microprocessor(32位微處理器) |
| PowerPC 604 | 32-Bit Microprocessor(32位微處理器) |
| PPC7447RX1000NB | PPC7457RX1000NB |
相關代理商/技術參數(shù) |
參數(shù)描述 |
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