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參數(shù)資料
| 型號(hào)： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 121/250頁 |
| 文件大?。?/td> | 916K |
| 代理商： | POWERPC 601 |
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Chapter 4. Memory Coherency
4-15
Several bus transactions (write with flush, read, and read with intent to modify) are
defined twice, once with TT0 clear and once with it set (for atomic operations).
These operations behave in the same manner with respect to bus snooping.
The receiving processor may assert ARTRY in response to any bus transaction due
to internal conflicts that prevent the appropriate snooping.
4.7.2 Clean Block
Clean block is an address-only transaction a 60x processor issues after executing a
dcbst
instruction. If GBL is asserted, a clean block transaction causes 60x processors to respond
as follows:
If the addressed block is in the I, S, or E state, no further action is taken.
If the addressed block is in the M state, the modified block is copied back to memory
and the state of the block is changed to E.
The 603 does not broadcast or snoop clean block operations.
4.7.3 Flush Block
Flush block is an address-only transaction that a processor issues after executing a
dcbf
instruction. If GBL is asserted, a flush block transaction causes 60x processors to respond
as follows:
If the addressed block is in the S or E state, the state of the addressed block is
changed to I.
If the addressed block is in the M state, the snooping device asserts ARTRY and
SHD, the modified block is pushed out of the cache, and its state is changed to I.
The 603 does not broadcast or snoop flush block operations.
4.7.4 Write with Flush, Write with Flush Atomic
Write with flush and write with flush atomic are issued by a processor after executing stores
or
stwcx.
respectively to memory in a variety of different states, particularly noncacheable
and write-through. 60x processors do not use this transaction code for burst transfers, but
system use for bursts is not precluded. If they appear on the bus and the GBL signal is
asserted, the 60x processors have the same snoop response as for flush block, except that a
hit on the reservation address causes loss of the reservation.
4.7.5 Kill Block
A kill block is an address-only transaction that a processor generates by executing a
dcbi
instruction (or an
icbi
instruction in a 601), a
dcbz
to an I or S line, or a write to an S line.
If GBL is asserted when a transaction appears on the bus, an addressed block in the cache
is forced to the I state.
The 603 does not broadcast or snoop kill operations.
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