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參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 46/250頁 |
| 文件大?。?/td> | 916K |
| 代理商： | POWERPC 601 |
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2-10
PowerPC Microprocessor Family: The Bus Interface for 32-Bit Microprocessors
2.4.3 Transfer Burst (TBST)—Output
Following are state and timing descriptions for transfer burst (TBST) as an output signal.
State Meaning
Asserted—A burst transfer is in progress.
Negated—A burst transfer is not in progress.
Also, part of extended address transfer code (XATC); see
Section 2.4.1, “Transfer Type (TT[0–4])—Output.”
For external control instructions (
eciwx
/
ecowx
), TBST outputs
EAR[28], which is part of the resource ID (TBST||TSIZ[0–2]).
Timing Comments
Assertion/Negation/High Impedance—The same as A[0–31].
2.4.4 Transfer Burst (TBST)—Input
Following are state and timing descriptions for TBST as an input signal.
State Meaning
Asserted—For direct-store operations, TBST forms part of the
XATC; see Section 2.4.2, “Transfer Type (TT[0–4])—Input.”
Negated—A burst transfer is not in progress.
Timing Comments
Assertion/Negation/High Impedance—The same as A[0–31].
2.4.5 Transfer Size (TSIZ[0–2])—Output
Following are state and timing descriptions for the transfer size signals TSIZ[0–2] as output
signals.
State Meaning
Asserted/Negated—For memory accesses, these signals with TBST
indicate the data transfer size for the current bus operation, as shown
in Table 2-2. This table shows transfer sizes indicated by
combinations of TBST and TSIZ[0–2]. Note that one combination is
defined for system use. This combination could be generated by
systems but would not be output from a PowerPC processor.
11110
Read-with-intent-to-
modify-atomic
Burst
stwcx.
miss with valid
reservation
601/603/604 601/603/604
00X11 Reserved
—
—
—
—
01011
Read-with-no-intent-to-
cache
Single-beat
read or burst
Snooped only
—
603/604
01111
Reserved
—
—
—
—
1XXX1 Reserved for customer
—
—
—
—
Table 2-1. Transfer Encoding for PowerPC 601, 603, 604 Processors (Continued)
TT
[0–4]
Bus Master Transactions
Processor Support
Transaction
Transfer
Source
Initiator
Snooper
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