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參數(shù)資料
| 型號(hào)： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 56/250頁 |
| 文件大小： | 916K |
| 代理商： | POWERPC 601 |
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2-20
PowerPC Microprocessor Family: The Bus Interface for 32-Bit Microprocessors
2.6 Data Bus Arbitration Signals
Like address bus arbitration signals, data bus arbitration signals maintain an orderly process
for determining data bus mastership. Note that there is no equivalent to the address bus
arbitration signal BR (bus request), because, except for address-only transactions, TS and
XATS imply data bus requests. For a detailed description on how these signals interact, see
Section 3.3.1, “Data Bus Arbitration.”
The DBWO signal lets the processor be configured dynamically to write data out of order
with respect to read data.
2.6.1 Data Bus Grant (DBG)—Input
Following are state and timing descriptions for the data bus grant (DBG) as an input signal.
State Meaning
Asserted—With proper qualification a device can become data bus
master. Note that in some cases, assertion of ARTRY invalidates the
data bus grant (see Section 3.3.1.1, “Effect of ARTRY Assertion on
Data Transfer and Arbitration on the PowerPC 604 Processor”). The
device achieves a qualified data bus grant when the following
conditions are met:
The data bus is not bus busy (DBB is negated). (This condition
does not apply to the 604 (or 604e) in data streaming mode.)
DRTRY is negated. (This condition does not apply for a
processor using data streaming or no-DRTRY mode.)
ARTRY is negated if ARTRY applies to the associated address
tenure.
Negated—The master must hold off its data tenures.
Timing Comments
Assertion—May occur any time to indicate that the device is free to
assume data bus mastership. The processor can sample it as early as
the cycle that TS or XATS is asserted.
For the 604 in data streaming mode, DBG must be asserted for
exactly one cycle per data bus tenure, the cycle before the data tenure
is to begin. The system cannot assert DBG earlier or park DBG, or
assert it for consecutive cycles. The DBB signal does not participate
in determining a qualified data bus grant. Therefore, the system must
assert DBG in a way that prevents data tenure collisions from
different masters. Also, the system must assert DBG so data tenures
complete before providing another DBG. If a DBG is given early to
the 604 in data streaming mode, the processor drops the current data
tenure prematurely in the next cycle and begins any pending data
tenure.
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