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參數(shù)資料
| 型號(hào)： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁(yè)數(shù)： | 233/250頁(yè) |
| 文件大小： | 916K |
| 代理商： | POWERPC 601 |
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Appendix A. Coherency Action Tables
E-47
E.29 Snoop-TLBSYNC Operations
Table E-30 describes the behavior of the 60x bus interface in response to a snoop-
TLBSYNC bus operation.
E.30 Snoop-ICBI Operations
Table E-31 describes the behavior of the 60x bus interface in response to a snoop-ICBI bus
operation.
Table E-30. Coherency Actions—Snoop-TLBSYNC Operations
Cache
Bus
Snoop
Response
Processor Response
WIM
MESI
WIM
TT[0–4]
(n/a)
(n/a)
xx1
01001
(None)
If no TLB invalidates are pending and there are no marked
transactions, no-op. Note that all queues in the processor with
translated addresses are considered marked whenever a TLBI snoop
operation completes. These transactions may hit in the cache
internally and clear the mark. Other times, these transactions must
complete a 60x bus address tenure before these marks can be
cleared. TLBSYNC snoops are ARTRYd until all marks are cleared.
ARTRY
If a TLB invalidate is pending or if any marked transactions are
pending, respond with retry
Table E-31. Coherency Actions—Snoop-ICBI Operations
Cache
Bus
Snoop
Response
Processor Response
WIM
MESI
WIM
TT[0–4]
(n/a)
I
xx1
011001
(None)
No-op
VAL
Invalidate entry in I-cache
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