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參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 129/250頁 |
| 文件大?。?/td> | 916K |
| 代理商： | POWERPC 601 |
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Chapter 5. System Status Signals
5-3
5.2.1 Hard Reset and Power-On Reset
The 60x processors are reset by asserting the HRESET input for a minimum period of time
after V
dd
is stable. On the 603 and 604, this includes time for the phase-locked loop to lock.
Refer to the respective hardware specifications for the duration requirement.
While HRESET is asserted, all 60x outputs are placed in the high-impedance state and bus
content has no relevance. This state may continue after the HRESET signal has been
negated as the processor performs various internal initializations and tests. The system must
not perform any activity based on interpretation of floating lines.
Most control lines require pull-up resistors to be negated because they are multidrop. The
BR signal must also be pulled up so it is not recognized as asserted during processor
initialization.
The following is also true when a hard reset occurs:
External checkstops are enabled.
The on-chip test interface has given control of the I/Os to the rest of the chip for
functional use.
Since the reset exception has data and instruction translation disabled (MSR[DR]
and MSR[IR] both cleared), the chip operates in direct address translation mode
(referred to as the real addressing mode in the architecture specification).
Because MSR[IP] is set by a hard reset, the first instruction is fetched from address
0xFFF0_0100.
5.2.1.1 Hard Reset Settings
Note that a hard reset operation should be performed on power-on to appropriately reset the
processor. Table 5-3 shows the state of the machine just before it fetches the first instruction
after a hard reset.
Table 5-3. Hard Reset Settings
Resource
601
1
603
603e
604/604e
2
BATs
All 0s
Unknown
Unknown
Undefined
Cache
All 0s
All cache blocks invalidated All cache blocks invalidated Undefined and disabled
CR
All 0s
All 0s
All 0s
Undefined
CTR
All 0s
All 0s
All 0s
Undefined
DABR
—
—
—
Breakpoint disabled;
Address undefined.
DAR
All 0s
All 0s
All 0s
Undefined
DCMP/ICMP
—
All 0s
All 0s
—
DEC
All 0s
FFFF_FFFF
FFFF_FFFF
Undefined
DMISS/IMISS
—
All 0s
All 0s
—
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