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參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 248/250頁 |
| 文件大?。?/td> | 916K |
| 代理商： | POWERPC 601 |
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Index-2
PowerPC Microprocessor Family: The Bus Interface for 32-Bit Microprocessors
INDEX
C
Cache
cache coherency overview,
4-5
cache control instructions,
4-12
L2 considerations (604),
D-1
overview, implementations,
4-1
CI (cache inhibit) signal,
2-15
CKSTP_IN (checkstop input) signal,
2-28
CKSTP_OUT (checkstop output) signal,
2-28
Clocking, overview,
B-1
Coherency actions,
E-1
Conventions, general,
xx
CSE
n
(cache set element) signals,
2-17
,
4-11
D
Data bus
alignment
aligned data transfers
32-bit bus,
3-12
64-bit bus,
3-11
burst ordering during data transfers,
3-10
effect of alignment in data transfers,
3-10
misaligned data transfers
601,
3-13
603, 32-bit mode,
3-16
603/604,
3-14
arbitration
data bus,
3-19
effect of ARTRY assertion (604),
3-20
signals,
3-4
burst ordering,
3-10
data bus tenure,
3-19
data transfer termination, bus error,
3-26
effect of ARTRY assertion (604),
3-20
DBB (data bus busy) signal,
2-21
,
3-21
DBDIS (data bus disable) signal,
2-24
DBG (data bus grant) signal,
2-20
DBWO (data bus write only) signal,
2-21
,
3-22
,
8-1
DH
n
/DL
n
(data bus) signals,
2-22
Direct-memory access, description,
4-19
Direct-store interface
direct-store operations,
1-2
,
7-6
load operations,
7-7
memory-forced direct store interface (601),
7-9
overview,
7-1
store operations,
7-7
timing diagrams,
7-8
tranaction protocol details,
7-2
DPE (data parity error) signal,
2-24
DP
n
(data bus parity) signals,
2-23
DRTRY (data retry) signal,
2-25
E
eciwx/ecowx, alignment,
3-17
Exceptions
checkstops,
5-7
external interrupt,
5-14
machine check,
5-7
system management interrupt,
5-16
system reset,
5-5
G
GBL (global) signal,
2-16
H
HALTED signal,
2-32
HID0 (checkstop sources and enables) register
(601),
5-10
HP_SNP_REQ (high-priority snoop request) signal
(601 only),
2-17
HRESET (hard reset) signal,
2-29
,
5-2
I
IEEE 1149.1 interface,
8-5
Instructions
cache control instructions,
4-12
eciwx/ecowx, alignment,
3-17
tlbie processing,
4-14
INT (interrupt) signal,
2-27
L
L2_INT (external cache intervention) signal,
2-30
lwarx/stwcx.
address-only operation,
8-10
considerations,
8-6
implementation (603),
4-11
M
MCP (machine check interrupt) signal,
2-28
Memory access protocol,
3-2
Memory coherency
actions, 60x-initiated operations,
4-12
coherency actions,
E-1
description,
4-1
,
4-19
MESI protocol,
4-6
processor summary,
A-1
protocol,
4-9
timing,
4-9
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