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參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 158/250頁 |
| 文件大?。?/td> | 916K |
| 代理商： | POWERPC 601 |
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7-8
PowerPC Microprocessor Family: The Bus Interface for 32-Bit microprocessors
7.5 Direct-Store Operation Timing
The figures in this section show timings for typical load and store accesses to direct-store
segments. All arbitration signals except for ABB and DBB have been omitted for clarity.
Note that for either case, the number of immediate operations depends on the amount of
data to be transferred. If fewer than four bytes of data are transferred and the data does not
straddle a double-word address, there is no immediate operation. The 60x can transfer up
to 128 bytes of data with a load or store instruction.
Figure 7-5 shows XATS asserted with the same timing as TS in basic transfer protocol.
However, the address bus (and XATC) change on the next bus cycle. The first beat of the
two-beat address bus operation is valid for one bus cycle window only, as defined by the
assertion of XATS and cannot be extended. Address bus beat two can be extended by
delaying assertion of AACK until the system latches the address.
Figure 7-5. Direct-Store Interface Load Access Example
The load request and load reply operations in Figure 7-5 are address-only. Other types of
bus operations can occur between individual direct-store operations on the bus. In this best-
case example (no wait states), up to eight bytes of data are transferred in 13 bus cycles.
Figure 7-6
shows a store operation to a direct-store segment, consisting of a store
immediate, a store last, and a store reply. Data is transferred on DH[0–31]. Unlike the load
case, there is no request operation because the 60x has the data ready for the slave device.
ABB
XATS
ADDR+XATC
DBB
DH[0–31]
TA
1
2
3
4
5
6
7
8
9
10
11
12
13
PKT 0
PKT 1
PKT 0
PKT 1
PKT 0
PKT 1
Reply
Rsrvd
REQUEST OP
IMM. OP
LAST OP
REPLY OP
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