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參數(shù)資料
| 型號(hào)： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 208/250頁 |
| 文件大?。?/td> | 916K |
| 代理商： | POWERPC 601 |
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E-22
PowerPC Microprocessor Family: The Bus Interface for 32-Bit Microprocessors
Table E-8. Coherency Actions—DCBZ Operations
Cache
Processor
Bus
Snoop
Response
Processor Response
WIM
MESI
Operation
WIM
TT[0–4]
000
I
60x
Kill
000
01100
(None) or
SHD
Establish the block in data cache without
fetching the block from main memory
Set all bytes to zero
Mark cache block M
603
RWITM
RWITM, then write zeros instead of data
Mark cache block M
60x
Kill
000
01100
ARTRY or
ARTRY&SHD
Release the bus
Retry the operation
603
RWITM
S
1
60x
Kill
000
01100
(None) or
SHD
Clear all bytes in the block
Mark cache block M
ARTRY or
ARTRY&SHD
Release the bus
Retry the operation
E
(None)
000
(n/a)
(n/a)
Clear all bytes in the block
Mark cache block M
M
(None)
(n/a)
(n/a)
(n/a)
Write zeros to all bytes in the cache block
001
I
60x
Kill
001
01100
(None) or
SHD
Establish the block in data cache without
fetching the block from main memory
Set all bytes to zero
Mark cache block M
603
RWITM
RWITM, then write zeros instead of data
Mark cache block M
60x
Kill
001
01100
ARTRY or
ARTRY&SHD
Release the bus
Retry the operation
603
RWITM
S
1
60x
Kill
001
01100
(None) or
SHD
Mark cache block E
Set all bytes of the block to zero
Mark the cache block M
ARTRY or
ARTRY&SHD
Release the bus
Retry the operation
E
(None)
(n/a)
(n/a)
(n/a)
Write zeros to all bytes in the cache block
Mark cache block M
M
(None)
(n/a)
(n/a)
(n/a)
Write zeros to all bytes in the cache block
All
others
MES
1
I
(n/a)
(n/a)
(n/a)
(n/a)
(n/a)
A
dcbz
to a cache-inhibited or write-
through page causes an alignment
exception; this bus transaction cannot
occur.
Note:
1
Because it does not implement shared state, these entries are not applicable to the 603.
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