參數(shù)資料
型號(hào)： PowerPC 601
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁數(shù)： 6/250頁
文件大小： 916K
代理商： POWERPC 601
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iv
PowerPC Microprocessor Family: The Bus Interface for 32-Bit Microprocessors
CONTENTS
Paragraph
Number
Title
Page
Number
2.3.6
2.3.7
2.4
2.4.1
2.4.2
2.4.3
2.4.4
2.4.5
2.4.6
2.4.7
2.4.8
2.4.9
2.4.10
2.4.11
2.4.12
2.4.13
2.5
2.5.1
2.5.2
2.5.3
2.5.4
2.5.5
2.6
2.6.1
2.6.2
2.6.3
2.6.4
2.7
2.7.1
2.7.2
2.7.3
2.7.4
2.7.5
2.7.6
2.8
2.8.1
2.8.2
2.8.3
2.9
2.9.1
2.9.2
2.9.3
2.9.4
Address Bus Parity (AP[0–3])—Input .............................................................2-7
Address Parity Error (
APE
)—Output..............................................................2-8
Address Transfer Attribute Signals ......................................................................2-8
Transfer Type (TT[0–4])—Output...................................................................2-8
Transfer Type (TT[0–4])—Input......................................................................2-9
Transfer Burst (
TBST
)—Output.....................................................................2-10
Transfer Burst (
TBST
)—Input .......................................................................2-10
Transfer Size (TSIZ[0–2])—Output...............................................................2-10
Transfer Size (TSIZ[0–2])—Input .................................................................2-11
Transfer Code (TC
n
)—Output.......................................................................2-11
Cache Inhibit (
CI
)—Output ...........................................................................2-15
Write-Through (
WT
)—Output.......................................................................2-16
Global (
GBL
)—Output ..................................................................................2-16
Global (
GBL
)—Input.....................................................................................2-16
Cache Set Element (CSE
n
)—Output..............................................................2-17
High-Priority Snoop Request (
HP_SNP_REQ
Address Transfer Termination Signals...............................................................2-17
Address Acknowledge (
AACK
)—Input........................................................2-17
Address Retry (
ARTRY
)—Output.................................................................2-18
Address Retry (
ARTRY
)—Input ...................................................................2-19
Shared (
SHD
)—Output..................................................................................2-19
Shared (
SHD
)—Input ....................................................................................2-19
Data Bus Arbitration Signals..............................................................................2-20
Data Bus Grant (
DBG
)—Input.......................................................................2-20
Data Bus Write Only (
DBWO
)—Input .........................................................2-21
Data Bus Busy (
DBB
)—Output .....................................................................2-21
Data Bus Busy (
DBB
)—Input........................................................................2-22
Data Transfer Signals.........................................................................................2-22
Data Bus (DH[0–31], DL[0–31])—Output....................................................2-22
Data Bus (DH[0–31], DL[0–31])—Input.......................................................2-23
Data Bus Parity (DP[0–7])—Output..............................................................2-23
Data Bus Parity (DP[0–7])—Input.................................................................2-24
Data Parity Error (
DPE
)—Output..................................................................2-24
Data Bus Disable (
DBDIS
)—Input................................................................2-24
Data Transfer Termination Signals.....................................................................2-25
Transfer Acknowledge (
TA
)—Input..............................................................2-25
Data Retry (
DRTRY
)—Input.........................................................................2-25
Transfer Error Acknowledge (
TEA
)—Input..................................................2-26
System Status Signals.........................................................................................2-27
Interrupt (
INT
)—Input...................................................................................2-27
System Management Interrupt (
SMI
)—Input................................................2-27
Machine Check Interrupt (
MCP
)—Input.......................................................2-28
Checkstop Input (
CKSTP_IN
)—Input..........................................................2-28
)–601 Only...........................2-17
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