- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄365371 > PowerPC 601 (Motorola, Inc.) 32-Bit Microprocessor(32位微處理器) PDF資料下載
參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 120/250頁 |
| 文件大小： | 916K |
| 代理商： | POWERPC 601 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁當(dāng)前第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁
4-14
PowerPC Microprocessor Family: The Bus Interface for 32-Bit Microprocessors
Table 4-5 and Table 4-6 give a general sense of the basic behavior of the processor. For
example, it does not address noncacheable or write-through cases, nor does it completely
describe the exact mechanisms for the operations described.For a complete listing of cache
coherency operations, see Appendix E, “Coherency Action Tables.”
4.6.2 TLB Invalidate Entry Instruction Processing
Executing a
tlbie
instruction causes a processor to invalidate any TLB entry that
corresponds to that instruction’s effective address. It also causes a TLBIE operation to be
broadcast onto the bus (except on the 603).
4.6.2.1 TLBIE Bus Operation
The TLBIE bus operation is an address-only transaction. The address that is transmitted
contains at least bits EA[12–19] in their correct bit positions. Processors that receive this
transaction use the address to index into their TLB(s) and invalidate an entire congruence
class. Any other device that implements its own TLB must process the TLBIE bus
operation.
To avoid system deadlock conditions, devices that process TLBIE bus operations must start
the operation only after the bus operation has been completed without an ARTRY response.
Because participating devices take an unspecified amount of time to perform their
invalidations, completion of the entire invalidation sequence is not guaranteed until
completion of a synchronization operation, as described in Section 4.7, “Descriptions of
Bus Transactions and Snoop Responses.” The 601 uses the
sync
instruction to synchronize
TLBIE operations; the 604 uses
tlbsync
.
4.7 Descriptions of Bus Transactions and Snoop
Responses
This is a summary of bus transactions and snoop responses. Causes and effects of these
operations are given in Appendix E, “Coherency Action Tables.”
4.7.1 General Comments on 60x Snooping
When 60x processors are not bus master, they monitor bus traffic and perform cache and
memory queue snooping as appropriate. Snooping is triggered by the receipt of a qualified
snoop request, as indicated by the simultaneous assertion of the TS and GBL.
Processors drive two snoop status signals, ARTRY and SHD, in response to qualified snoop
requests. These signals provide information about the state of the addressed block with
respect to 60x for the current bus operation. These signals are described in more detail
earlier in this document. The following additional comments apply:
Any bus transaction that does not have GBL asserted can be ignored by all bus
snoopers. Such transactions are ignored by 60x processors (except 603). For more
information, refer to Chapter 8, “System Interface Operation,” in the
PowerPC
603e
RISC Microprocessor User’s Manual
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PowerPC 603e | 32-Bit Microprocessor(32位微處理器) |
| PowerPC 603 | 32-Bit Microprocessor(32位微處理器) |
| PowerPC 604e | 32-Bit Microprocessor(32位微處理器) |
| PowerPC 604 | 32-Bit Microprocessor(32位微處理器) |
| PPC7447RX1000NB | PPC7457RX1000NB |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| POWERPLUG15W | 制造商:STMICROELECTRONICS 制造商全稱:STMicroelectronics 功能描述:AC/DC POWER SUPPLY |
| POWERPLUG24W | 制造商:STMICROELECTRONICS 制造商全稱:STMicroelectronics 功能描述:AC/DC POWER SUPPLY |
| POWERPLUS 2C 2500MAH | 制造商:Energizer Battery Company 功能描述: |
| POWERPLUS 2D 2500MAH | 制造商:Energizer Battery Company 功能描述: |
| POWERPLUS 4AAA 850MAH | 制造商:Energizer Battery Company 功能描述: |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。