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參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 74/250頁 |
| 文件大小： | 916K |
| 代理商： | POWERPC 601 |
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3-2
PowerPC Microprocessor Family: The Bus Interface for 32-Bit Microprocessors
Figure 3-1 is a legend of conventions used in the timing diagrams.
Figure 3-1. Timing Diagram Legend
Signals on this interface are synchronous—all processor input signals are sampled and
output signals are driven on the rising edge of the bus clock cycle (see the processor
hardware specifications for exact timing information).
3.1 Bus Protocol
Figure 3-2 shows the memory access bus protocol for the 601, 603, and 604. Memory
accesses are divided into address and data tenures, each of which is comprised of three
phases—bus arbitration, transfer, and termination. Address and data tenures are
independent and, as indicated in Figure 3-2, can overlap due to the ability to start a data
tenure before the address tenure ends. The independence of these operations permits
address pipelining and split-bus transactions to be implemented at the system level. These
Bar over signal name indicates active low
ap0
BR
ADDR+
qual BG
Processor input (while processor is a bus master)
Processor output (while processor is a bus master)
Processor output (grouped: here, address plus attributes)
Internal signal (inaccessible to the user but used to clarify operations)
Compelling dependency—event will occur on the next clock cycle
Prerequisite dependency—event will occur on an undetermined,
subsequent clock cycle
Processor
three-state output or input
Processor
nonsampled input
Signal with sample point
A sampled condition (dot on high or low state)
with multiple dependencies
Timing for a signal had it been asserted (it is not actually asserted)
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