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參數(shù)資料
| 型號(hào)： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁(yè)數(shù)： | 147/250頁(yè) |
| 文件大?。?/td> | 916K |
| 代理商： | POWERPC 601 |
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Chapter 6. Additional Bus Configurations
6-3
6.2 Data Streaming Mode (604)
Data streaming is the ability to start a data tenure after a previous data tenure with no dead
cycles between. (Note that in 604 documentation, this was called fast-L2/data streaming
mode and no-DRTRY/data streaming mode, although there is no connection to the no-
DRTRY mode described above.) The 604 supports data streaming only for consecutive
burst-read data transfers. This does include support for data streaming consecutive burst
read data transfers between two separate masters. For instance, in a multiple-604 system,
data streaming is allowed on consecutive burst read data transfers from different 604s.
To cause data streaming, the system asserts DBG during the last data transfer of the first
data tenure as shown in Figure 6-1. To fully realize the performance gain of data streaming,
the system should be prepared to, but is not required to, supply an uninterrupted sequence
of TA assertions.
Figure 6-1. Data Transfer in Data Streaming Mode
6.2.1 Data Valid Window in the Data Streaming Mode
Standard bus mode operations allow data to be transferred no earlier than the cycle before
the ARTRY window that the system defines. In some cases, an asserted ARTRY invalidates
the data that was transferred the previous cycle, in the same way DRTRY cancels data from
the previous cycle.
In data streaming mode, the data buffering that allows late cancellation of a data transfer
does not exist, so late cancellation with ARTRY is also impossible. Therefore, the earliest
that data can be transferred in data streaming mode is the first cycle of the ARTRY window,
not the cycle before that.
6.2.2 Data Valid Window in the Data Streaming Mode
Standard bus mode operations allow data to be transferred no earlier than the cycle before
the ARTRY window that the system defines. In some cases, an asserted ARTRY invalidates
the data that was transferred the previous cycle, in the same way DRTRY cancels data from
the previous cycle.
DATA
TA
Bus Clock
0
1
2
3
4
5
6
7
8
DBG
TR-A1
TR-A2
TR-A3
TR-A4
TR-B1
TR-B2
TR-B3
TR-B4
9
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