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參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 58/250頁 |
| 文件大?。?/td> | 916K |
| 代理商： | POWERPC 601 |
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2-22
PowerPC Microprocessor Family: The Bus Interface for 32-Bit Microprocessors
Timing Comments
Assertion—Occurs in the bus clock cycle after a qualified DBG.
Negation—Occurs for a fractional bus clock cycle after the assertion
of the final TA or within two cycles of the assertion of TEA.
High Impedance—Occurs during a fractional portion of the bus
cycle in which DBB is negated. The DBB signal is designed to be
high impedance by the end of the cycle in which it is negated. For
specific information, see the appropriate user’s manual.
2.6.4 Data Bus Busy (DBB)—Input
Following are state and timing descriptions for DBB as an input signal. In data streaming
mode, DBB is only an output and is not part of a qualified data bus grant; see Chapter 6,
“Additional Bus Configurations.”
State Meaning
Asserted—Another device is data bus master. Note that DBB cannot
be used in systems that use read data streaming.
Negated—The device is not using the data bus. If the arbiter is
designed to assert DBG exactly one cycle before the next data tenure
starts, DBB is unnecessary and may be pulled high.
Assertion—Must occur when the processor must be kept from using
the data bus.
Negation—May occur whenever the data bus is available.
Timing Comments
2.7 Data Transfer Signals
Like the address transfer signals, the data transfer signals are used to transmit data and to
generate and monitor parity for the data transfer. For a detailed description of how data
transfer signals interact, see Section 3.3.3, “Data Transfer.”
2.7.1 Data Bus (DH[0–31], DL[0–31])—Output
Following are state and timing descriptions for the DH and DL as output signals.
State Meaning
Asserted/Negated
—
Represents the state of data during a data write.
The data bus has two halves—data bus high (DH) and data bus low
(DL). Table 2-6 shows data bus lane assignments. Direct-store
operations use DH exclusively (there are no 64-bit, direct-store
operations). Unselected byte lanes do not supply valid data.
Timing Comments
Assertion/Negation—Initial beat coincides with DBB and, for
bursts, transitions on the bus clock cycle after each assertion of
TA.The data bus is driven once for noncached transactions and four
times for processor cache transactions (bursts).
High Impedance—Occurs on the bus clock cycle after the final
assertion of TA.
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