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參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 138/250頁 |
| 文件大小： | 916K |
| 代理商： | POWERPC 601 |
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5-12
PowerPC Microprocessor Family: The Bus Interface for 32-Bit Microprocessors
Checkstop enable bits can be set or cleared without restriction. If a checkstop source bit is
set, it can be cleared; however, if the corresponding checkstop condition is still present on
the next clock, the bit will be set again. A checkstop source bit can only be set when the
corresponding checkstop condition occurs and the checkstop enable bit is set; it cannot be
set via an
mtspr
instruction. That is, you cannot manually cause a checkstop.
The HID0 register is set to 0x80010080 by the hard reset operation. However, the state of
the EMC bit depends on the results of the power-on diagnostics for the main cache array.
This bit is set if the cache fails the built-in self test during the power-on sequence.
5.3.2.3 Machine Check Exception—PowerPC 603 Processor
The 603 conditionally initiates a machine check exception after detecting the assertion of
the TEA or MCP signals on the 603 bus (assuming the machine check is enabled,
MSR[ME] = 1). The assertion of one of these signals indicates that a bus error occurred and
the system terminates the current transaction. One clock cycle after the signal is asserted,
the data bus signals go to the high-impedance state; however, data entering the GPR or the
cache is not invalidated. Note that if HID0[EMCP] is cleared, the processor ignores the
assertion of the MCP signal.
Register settings when the 603 takes a machine check exception are described in Table 5-6.
Note that the 603 makes no attempt to force recoverability; however, it does guarantee the
machine check exception is always taken immediately upon request, with a nonpredicted
address saved in SRR0, regardless of the current machine state. Any pending stores in the
completed store queue are cancelled when the exception is taken. Software can use the
machine check exception in a recoverable mode for checking bus configuration. For this
case, a
sync
, load,
sync
instruction sequence is used. A subsequent machine check
exception at the load address indicates a bus configuration problem and the processor is in
a recoverable state.
If MSR[ME] is set, the exception is recognized and handled; otherwise, the 603e attempts
to enter an internal checkstop. Note that the resulting machine check exception has priority
over any exceptions caused by the instruction that generated the bus operation.
30
EMC
0
1
No error detected in main cache during array initialization.
Error detected in main cache during array initialization.
31
EHP
0
The HP_SNP_REQ signal is disabled. Use of the associated queue position is restricted
to a snoop hit that occurs when a read is pending. That is, its address tenure is complete
but the data tenure has not begun.
The HP_SNP_REQ signal is enabled. Use of the associated queue position is restricted
to a snoop hit on an address tenure that had HP_SNP_REQ asserted.
1
Table 5-7. HID0—Checkstop Sources and Enables Register (601) (Continued)
Bit
Name
Description
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