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參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 131/250頁 |
| 文件大?。?/td> | 916K |
| 代理商： | POWERPC 601 |
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Chapter 5. System Status Signals
5-5
The 604e’s bus interface can be configured into one of two modes during a hard reset, as
described in Table 5-4.
5.2.2 Soft Reset
A soft reset is generated by the proper assertion of the SRESET signal. When the signal is
recognized as asserted, the system reset exception is generated as described in the following
section.
5.2.2.1 System Reset Exception (0x00100)
The system reset exception is defined by the PowerPC architecture (operating environment
architecture, or OEA) as a nonmaskable, asynchronous exception signaled to the processor
typically through the assertion of a system-defined signal.
TBU
—
All 0s
All 0s
Undefined
TLBs
All 0s
Unknown
Unknown
Undefined
XER
All 0s
All 0s
All 0s
Undefined
1
601 notes: Master checkstop enabled; internal power-on reset checkstops enabled. Note that if external
clock is connected to RTC for the 601, the RTCL, RTCU, and DEC registers can change from their initial
value of 0s without receiving instructions to load those registers. All internal arrays and registers are
cleared during the hard reset process.
2
604/604e notes: Both HRESET and TRST signals should be asserted during power up and must remain
asserted according to the values provided in the PowerPC 604 RISC MicroprocessorHardware
Specifications The 604 internal state after the hard reset interval is defined below. If HRESET is asserted
for less than this amount of time, results are not predictable. If HRESET is asserted during normal
operation, all operations stop and the machine state is lost. The processor automatically begins
operations by issuing an instruction fetch. Because caching is inhibited at start-up, this generates a
single-beat load operation on the bus.
The following output signals are placed in high impedance during hard reset: ABB, TS, XATS, A[0–31],
AP[0–3], TT[0–4], TSIZ[0–2], TBST, TCn CI, WT, GBL, CSEn ARTRY, SHD, DBB, DH[0–31], DL[0–31],
and DP[0–7].
The following output signals are negated during hard reset: BR, APE, DPE, RSRV, and CHKSTP_OUT.
Table 5-4. PowerPC 604e Processor Modes Configurable during HRESET
604e Mode
Input Signal
Timing Requirements
Notes
Normal bus
mode
DRTRY
Must be negated throughout HRESET assertion. After
HRESET negation, DRTRY can be used normally.
—
Fast-L2 mode
DRTRY
Must be asserted and negated coincidentally with
HRESET and remain negated during normal operation.
Can be done by tying
DRTRY to HRESET
No-DRTRY Mode
(604 only)
DRTRY
Must be asserted coincidentally with HRESET and
remain asserted during normal operation.
Can be done by tying
DRTRY asserted.
Table 5-3. Hard Reset Settings (Continued)
Resource
601
1
603
603e
604/604e
2
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