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參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 40/250頁 |
| 文件大小： | 916K |
| 代理商： | POWERPC 601 |
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2-4
PowerPC Microprocessor Family: The Bus Interface for 32-Bit Microprocessors
2.1.4 Address Bus Busy (ABB)—Input
Following are state and timing descriptions for ABB as an input signal.
State Meaning
Asserted—The address bus is being used by another master, which
effectively keeps the device from assuming address bus ownership,
regardless of the BG input. The processor will not take the address
bus for the sequence of cycles beginning with TS and ending with
AACK, which effectively makes ABB optional if other bus masters
respond in the same way as the processor.
Negated—The address bus is not owned by another bus device and
is available when accompanied by a qualified bus grant.
Timing Comments
Assertion—May occur when the other devices must be prevented
from using the address bus (and the processor is not currently
asserting ABB).
Negation—May occur whenever the master can use the address bus.
2.2 Address Transfer Start Signals
Address transfer start signals are input and output signals that indicate that an address bus
transfer has begun. The transfer start (TS) signal identifies the operation as a memory
transaction; extended address transfer start (XATS) identifies the transaction as a direct-
store operation. For detailed information about how TS and XATS interact with other
signals, refer to Section 3.2.2, “Address Transfer,” and Chapter 7, “Direct-Store Interface,”
respectively.
2.2.1 Transfer Start (TS)—Output
Following are state and timing descriptions for transfer start (TS) as an output signal.
State Meaning
Asserted—The master has begun a memory bus transaction and the
address bus and transfer attribute signals are valid. When asserted
with the appropriate TT[0–4] signals, it is also an implied data bus
request for a memory transaction (unless TS output is an address-
only operation).
Negated—Has no special meaning. However, TS is negated
throughout an entire direct-store address tenure.
Timing Comments
Assertion—Coincides with the assertion of ABB.
Negation—Occurs one bus clock cycle after TS is asserted.
High Impedance—(601 and 603) Occurs one bus clock cycle after
TS is negated, which is coincident with the negation of ABB.
High Impedance—(604) Occurs one bus clock cycle after the
negation of TS. For the 604, the TS negation is only one bus cycle
long, regardless of the TS-to-AACK delay.
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