參數(shù)資料
型號(hào)： PowerPC 601
廠商： Motorola, Inc.
英文描述： 32-Bit Microprocessor(32位微處理器)
中文描述： 32位微處理器（32位微處理器）
文件頁(yè)數(shù)： 10/250頁(yè)
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代理商： POWERPC 601
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viii
PowerPC Microprocessor Family: The Bus Interface for 32-Bit Microprocessors
CONTENTS
Paragraph
Number
Title
Page
Number
6.2.2
6.2.3
6.3
6.4
Data Valid Window in the Data Streaming Mode............................................6-3
Design Practices for Data Streaming Mode .....................................................6-4
32-Bit Data Bus Mode (603)................................................................................6-4
Reduced-Pinout Mode (603) ................................................................................6-6
Chapter 7
Direct-Store Interface
7.1
7.1.1
7.1.2
7.1.3
7.2
7.3
7.4
7.5
7.6
Direct-Store Transaction Protocol Details............................................................7-2
Packet 0 ............................................................................................................7-3
Packet 1 ............................................................................................................7-4
I/O Reply Operations........................................................................................7-4
Direct-Store Operations........................................................................................7-6
Store Operations...................................................................................................7-7
Load Operations ...................................................................................................7-7
Direct-Store Operation Timing.............................................................................7-8
Memory-Forced Direct-Store Interface
(PowerPC 601 Processor Only)........................................................................7-9
Chapter 8
System Considerations
8.1
8.2
8.3
8.4
8.5
8.6
8.7
8.7.1
8.8
8.8.1
8.8.1.1
8.8.1.2
8.8.1.3
8.8.1.4
8.8.1.5
8.8.1.6
8.8.2
8.8.2.1
8.8.2.2
Arbitration ............................................................................................................8-1
Using the Data Bus Write-Only Mechanism........................................................8-1
AACK Generation................................................................................................8-4
SYNC vs. TLBSYNC and System Design...........................................................8-4
Pull-Up Resistors..................................................................................................8-5
Features for Improved Bus Performance..............................................................8-5
IEEE 1149.1-Compliant Interface........................................................................8-5
IEEE 1149.1 Interface Description...................................................................8-5
lwarx/stwcx.
Considerations................................................................................8-6
Coherency Participation ...................................................................................8-6
Noncacheable Reservations..........................................................................8-6
Cacheable Reservations................................................................................8-7
Read Snooping Requirements......................................................................8-7
Write-Back Reservation-Canceling Snoops.................................................8-7
Write-Through Reservation-Canceling Snoops ...........................................8-8
Noncanceling Bus Operations......................................................................8-8
Filtering Options for Reservations ...................................................................8-8
Minimal Reservation Support ......................................................................8-8
Improved Reservation Snooping..................................................................8-9
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