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參數(shù)資料
| 型號： | PowerPC 601 |
| 廠商： | Motorola, Inc. |
| 英文描述： | 32-Bit Microprocessor(32位微處理器) |
| 中文描述： | 32位微處理器（32位微處理器） |
| 文件頁數(shù)： | 65/250頁 |
| 文件大?。?/td> | 916K |
| 代理商： | POWERPC 601 |
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Chapter 2. Signal Descriptions
2-29
Timing Comments
Assertion—Can occur at any time asynchronously to input clocks.
Negation—Is negated upon assertion of HRESET.
2.9.6 Hard Reset (HRESET)—Input
The hard reset (HRESET) input signal must be used at power-on to properly reset the
processor. This input has additional functionality in certain test modes. Following are state
and timing descriptions for HRESET.
State Meaning
Asserted—Initiates a hard reset operation when HRESET transitions
from asserted to negated. Causes a reset exception as described in
Section 5.2.1.1, “Hard Reset Settings.” Output drivers are released to
high impedance within five clocks (three clocks for the 601) after the
assertion of HRESET.
Negated—Normal operation should proceed.
Timing Comments
Assertion—Can occur at any time and can be asynchronous with the
processor input clock; must be held asserted for at least 255 (300 for
the 601) clock cycles.
Negation—Can occur after the minimum reset pulse width is met.
2.9.7 Soft Reset (SRESET)—Input
The soft reset (SRESET) input signal has additional functionality in certain test modes.
Following are state and timing descriptions for SRESET.
State Meaning
Asserted—Initiates processing for a soft reset exception as described
in Section 5.2.2, “Soft Reset.”
Negated—Normal operation should proceed.
Timing Comments
Assertion—Can occur at any time and can be asynchronous with the
processor input clock. SRESET is negative edge-sensitive.
Negation—May occur any time after the minimum soft reset pulse
width of two (10 for the 601) bus cycles is met.
2.10 Processor State Signals
The signals described in this section provide inputs for controlling the time base in the
processor, external cache access by the processor, and an output signal from the processor
to indicate that a memory reservation has been set.
2.10.1 Reservation (RSRV)—Output
Following are state and timing descriptions for the reservation (RSRV) output signal.
State Meaning
Asserted/Negated—Reflects the state of the reservation coherency
bit used by the
lwarx
/
stwcx.
instructions. See Section 4.5.1,
“PowerPC 603 Processor lwarx/stwcx. Implementation.”
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