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參數(shù)資料
| 型號(hào)： | DSP16410C |
| 英文描述： | TVS 400W 7.0V UNIDIRECT SMA |
| 中文描述： | DSP1629數(shù)字信號(hào)處理器 |
| 文件頁數(shù)： | 90/373頁 |
| 文件大小： | 5643K |
| 代理商： | DSP16410C |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
34
Agere Systems—Proprietary
Use pursuant to Company instructions
Agere Systems Inc.
4 Hardware Architecture
(continued)
4.4 Interrupts and Traps
(continued)
4.4.9 Software Interrupts
Software interrupts emulate hardware interrupts for the
purpose of software testing. A software interrupt is
always enabled and has no assigned priority and no
corresponding field in the
ins
register. A program
causes a software interrupt by executing an
icall IM6
instruction, where IM6 is replaced with 0—63. When a
software interrupt is serviced, the core saves the con-
tents of
PC
in the
pi
register and transfers control to
the interrupt vector defined in
Table 9 on page 33
.
CAUTION: If a software interrupt is inserted into an
ISR, it is explicitly nested in the ISR and
therefore the ISR must be structured for
nesting. See
Section 4.4.11 on page 35
and the DSP16000 Digital Signal Pro-
cessor CoreInformation Manual for
more information about nesting.
4.4.10 INT[3:0] and TRAP Pins
The DSP16410B provides four positive-assertion edge-
detected interrupt pins (INT[3:0]) and a bidirectional
positive-assertion edge-detected trap pin (TRAP).
The TRAP pin is used by an application to gain control
of both processors for asynchronous event handling,
typically for catastrophic error recovery. It is a 3-state
bidirectional pin that connects to both cores and both
HDS blocks. TRAP is connected directly to both cores
via the PTRAP signal. After reset, TRAP is configured
as an input; it can be configured as an output under
JTAG control to support HDS multiple-device debug-
ging.
Figure 5 is a functional timing diagram for the INT[3:0]
and TRAP pins. A low-to-high transition of one of these
pins asserts the corresponding interrupt or trap.
INT[3:0] or TRAP must be held high for a minimum of
two CLK cycles and must be held low for at least two
CLK cycles before being reasserted. If INT[3:0] or
TRAP is asserted and stays high, the core services the
interrupt or trap only once.
A minimum of four cycles
1
after INT[3:0] or PTRAP is
asserted, the core services the interrupt or trap by exe-
cuting instructions starting at the vector location as
defined in
Table 9 on page 33
. In the case of PTRAP a
maximum of three instructions are allowed to execute
before the core services the trap.
Functional Timing for INT[3:0] and TRAP
Figure 5. Functional Timing for INT[3:0] and TRAP
1. The number of cycles depends on the number of wait-states incurred by the interrupted or trapped instruction.
ECKO
A
B
INT[3:0]/TRAP
ECKO is programmed to be the internal clock CLK (the ECKO[1:0] field (
ECON1
[1:0]—see
Table 60 on page 110
) is programmed to 1).
The INT[3:0] or TRAP pin must be held high for a minimum of two CLK cycles and must be held low for a minimum of two CLK cycles before
being reasserted.
Notes:
A. The DSP16410B synchronizes INT[3:0] or TRAP on the falling edge of the internal clock CLK.
B. A minimum four-cycle delay before the core services the interrupt or trap (executes instructions starting at the vector location). For a trap, the
core executes a maximum of three instructions before it services the trap.
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