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參數(shù)資料
| 型號： | DSP16410C |
| 英文描述： | TVS 400W 7.0V UNIDIRECT SMA |
| 中文描述： | DSP1629數(shù)字信號處理器 |
| 文件頁數(shù)： | 189/373頁 |
| 文件大?。?/td> | 5643K |
| 代理商： | DSP16410C |
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Data Sheet
June 2001
DSP16410B Digital Signal Processor
Agere Systems Inc.
Agere Systems—Proprietary
Use pursuant to Company instructions
133
4 Hardware Architecture
(continued)
4.15 Parallel Interface Unit (PIU)
(continued)
4.15.1 Registers
(continued)
The
PCON
register is the PIU status and control register. This register reflects the state of the PIU flags (PIBF and
POBE) and provides a mechanism for the host and a core to interrupt each other or reset the PIU. The bit fields of
PCON
are detailed in
Table 73
. For each bit field, the table defines what actions can be performed by the host or a
core: read, write, clear to zero, or set to one. All the bit fields of
PCON
can be read by the host and by the cores. If
the
PCON
register is read, only the lower 7 bits contain valid information. The upper bits are undefined. If the host
or a core writes
PCON
, it must write the upper 25 bits with zero.
Table 73. PCON (PIU Control) Register
The memory address for this register is 0x41000. The application must ensure that both cores do not write
PCON
at the same time.
31—7
6
5
Reserved
DRESET
HRESET
4
3
2
1
0
HINT
PINT
PREADY
PIBF
POBE
Bit
Field
Name
Value
Description
R/W
(Cores)
—
Set/
Read
R/W
(Host)
—
—
Reset
Value
—
0
31—7 Reserved
6
DRESET
—
—
0
1
Reserved—write with zero; undefined on read.
Always read as zero. Write with zero—no effect.
The program running in a core resets
the PIU by writing a 1
to this field. The PIU reset clears this field automatically.
Always read as zero. Write with zero—no effect.
The host resets
the PIU by writing a one to this field. The
PIU reset clears this field automatically.
Read as zero—no outstanding interrupt from host.
Write with zero—no effect.
If this field is initially cleared and the host sets it, the PIU
asserts the PHINT interrupt. The interrupted core’s service
routine must clear this field after servicing the PHINT request
to allow the host to request a subsequent interrupt. The ser-
vice routine clears the field by writing one to it.
Read as zero—no outstanding interrupt to host.
Write with zero—no effect.
If this field is initially cleared and a program running in either
core sets it, the PIU asserts the PINT pin to interrupt the
host. The host must clear this field after servicing the PINT
request to allow a core to request a subsequent interrupt. It
clears the field by writing 1 to it.
This bit is the logical OR of the PIBF and POBE flags. (It is
not the same as the PRDY pin.) If set, the PIU is not ready.
PDI
contains data that has already been read by one of the
cores. The host may write
PDI
with new data.
PDI
contains data from a prior host write request. To avoid
loss of data, the host must not write
PDI
.
PDO
contains new data. To avoid loss of data, the cores
must not write
PDO
.
PDO
contains data that has already been read by the host.
The cores may write
PDO
with new data.
DSP
Reset
5
HRESET
Host
Reset
0
1
—
Set/
Read
0
4
HINT
§
Interrupt
from Host
0
Clear/
Read
Set/
Read
0
1
3
PINT
§
PIU
Interrupt
to Host
0
Set/
Read
Clear/
Read
0
1
2
PREADY
PIU
Ready
PIU Input
Buffer
Full
—
Read
Read
1
1
PIBF
0
Read
Read
0
1
0
POBE
PIU Output
Buffer
Empty
0
Read
Read
1
1
Device reset or PIU reset.
The purpose of the PIU reset is to reinitialize all PIU sequencers and flags to their reset state.
§ If the host and a core attempt to set/clear this bit simultaneously, the PIU clears the bit.
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